KR20020050913A - 반도체 소자의 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 디램(DRAM) 제품의 충분한 정전 용량 확보를 위해 다결정 실리콘층의 결정 경계면에서 식각량이 많은 것을 이용하여 캐패시터 하부 전극의 표면적을 증가시키는 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 반도체 기판상에 절연층을 형성하는 단계; 상기 절연층을 식각하여 홀을 형성하는 단계; 상기 홀 내부에 불순물이 도핑된 다결정 실리콘층을 형성하는 단계; 상기 다결정 실리콘층 표면의 결정 경계를 따라 습식각하여 울퉁 불퉁한 표면을 가진 캐패시터 하부 전극을 형성하는 단계; 상기 하부 전극상에 유전층을 형성하는 단계; 상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 캐패시터 제조 방법{Method for manufacturing capacitor in semiconductor device}

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 디램(DRAM) 제품의 충분한 정전 용량 확보를 위해 다결정 실리콘층의 결정 경계면에서 식각량이 많은 것을 이용하여 캐패시터 하부 전극의 표면적을 증가시키는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.

반도체 소자가 집적화되면서 셀 사이즈가 줄어들고 제한된 캐패시터 영역에서 캐패시터 하부 전극의 필요한 표면적을 확보하기 위해 컵 형태(cup-type)의 캐패시터 하부 전극을 형성하고, 캐패시터 하부 전극상에 반구형 다결정 실리콘(hemishperical polycrytalline silicon)을 이용하여 표면적을 증가시켜 필요한 정전용량을 확보하였다.

그러나 반구형 다결정 실리콘을 채용하는 경우, 반구형 다결정 실리콘의 과잉성장(over growing)에 의해 캐패시터와 캐패시터의 하부 전극 사이의 단락이 종종 발생하고 그로 인해 수율이 저하되는 문제점이 있었다.

이와 같은 문제를 해결하기 위해 제시되고 있는 것이 캐패시터의 하부 전극으로 사용되는 다결정실리콘층에 불순물을 주입하고 식각하여 울룽불퉁한 표면을 가진 다결정 실리콘층(rugged polysilicon layer)을 형성하는 방법이다.

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 캐패시터 제조 방법에 관하여 설명하면 다음과 같다.

도 1a내지 도 1c는 종래 기술의 반도체 소자의 캐패시터 제조방법의 공정 단면도이다.

도 1a와 같이, 반도체 기판(1)상에 게이트 전극(2)과 패드(3)를 형성하고 게이트 전극(2)과 패드(3)상에 제 1 절연층(4)을 적층하고 비트라인(5)을 형성한다.

그 후 비트라인(5)와 제 1 절연층(4)상에 제 2 절연층(6)를 적층하고 제 2 절연층(6)를 식각하여 패드(3)과 연결되는 콘택홀을 형성하고 콘택홀 내에 다결정 실리콘을 충진하여 다결정 실리콘 플러그(7)을 형성하는 공정을 진행한 후 제 2 절연층(6)과 다결정 실리콘 플러그(7)상에 질화층(8)를 형성하고 질화층(8)상에 산화층(9)을 적층한다.

그리고 산화층(9)상에 감광층을 도포하고 캐패시터 하부 전극 영역의 감광층을 노광하고 현상하여 감광층 패턴(10)을 형성한다.

도 1b와 같이, 감광층 패턴(10)을 마스크로 하여 다결정 실리콘 플러그(7)와 대응되는 질화층(8) 및 산화층(9)을 식각하여 캐패시터의 하부 전극이 형성되는 홀(11)을 형성하고, 홀(11)를 포함한 산화층(9)상에 비정질 실리콘층(12)를 형성한 후 캐패시터의 하부전극이 형성되는 홀(11)과 대응되는 비정질 실리콘층(12)상에 SOG(spin on glass)층(도면에 도시되지 않음)을 형성하고, 산화층(9)와 SOG층을 마스크로 하여 비정질 실리콘층(12)을 식각한 후 SOG층과 산화층(9)을 제거하여 최종적으로 컵 형태의 비정질 실리콘층(12)을 잔류시킨다.

도 1c와 같이, 비정질 실리콘층(12)상에 반구형 다결정 실리콘층(hemishperical polycrytalline silicon)(13)를 형성한다.

그리고 반구형 다결정 실리콘층(13)상에 유전층(도면에 도시되지 않음)과 유전층상에 캐패시터 상부전극(도면에 도시되지 않음)를 형성한다.

도면에는 도시되지 않았지만 반구형 다결정 실리콘층(13)의 과도 성장(over growing)에 의해 캐패시터와 캐패시터의 하부 전극 사이의 단락이 종종 발생하고 그로 인해 수율이 저하되는 문제점이 있었다.

이와 같은 종래 기술의 반도체 소자의 제조 방법은 다음과 같은 문제점이 있다.

반구형 다결정 실리콘층(hemishperical polycrytalline silicon)을 사용하여 캐패시터 하부전극의 표면적을 증가시켜 필요한 정전 용량을 확보하는 장점이 있으나, 셀 사이즈가 감소함에 따라 캐패시터의 하부 전극의 사이의 간격도 좁아지고 공정 마진(margin)의 확보가 어렵게 되었다.

따라서 비정질 실리콘층상에 반구형 다결정 실리콘층이 과도 성장(over growing)되는 경우 캐패시터와 캐패시터의 하부 전극 사이의 단락이 발생하고 그로 인해 수율이 저하되는 문제점이 있었다.

본 발명은 이와 같은 종래 기술의 반도체 소자의 캐패시터 제조 방법의 문제를 해결하기 위한 것으로 캐패시터의 하부 전극으로 사용되는 다결정 실리콘층에 불순물을 주입하고 확산시키면 다결정 실리콘층의 결정(grain) 내부보다 결정 경계(grain boundary)에 불순물의 농도가 더 높고 식각량이 많아지는 것을 이용하여 울룽불퉁한 표면을 가진 다결정 실리콘층(rugged polysilicon layer)을 형성하여 캐패시터 하부 전극의 표면적을 증가시키면서 반구형 다결정 실리콘에서와 같은 과도성장에 의한 단락의 위험이 없는 반도체 소자의 캐패시터 제조 방법을 제공하는 데 그 목적이 있다.

도 1a내지 도 1c는 종래 기술의 반도체 소자의 캐패시터 제조방법의 공정 단면도

도 2a와 도 2b는 본 발명에 따른 다결정 실리콘층의 불순물 주입 및 식각 상태도

도 3a내지 도 3c는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법의 공정 단면도

도면의 주요 부분에 대한 부호의 설명

31 : 반도체 기판 32 : 게이트 전극

33 : 패드 34 : 제 1 절연층

35 : 비트라인 36 : 제 2 절연층

37 : 다결정 실리콘 플러그 38 : 제 3 절연층

39 : 제 4 절연층 40 : 감광층 패턴

42 : 다결정 실리콘층

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 반도체 기판상에 절연층을 형성하는 단계; 상기 절연층을 식각하여 홀을 형성하는 단계; 상기 홀 내부에 불순물이 도핑된 다결정 실리콘층을 형성하는 단계; 상기 다결정 실리콘층 표면의 결정 경계를 따라 습식각하여 울퉁 불퉁한 표면을 가진 캐패시터 하부 전극을 형성하는 단계; 상기 하부 전극상에 유전층을 형성하는 단계; 상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

본 발명은 반구형 다결정 실리콘층을 형성하지 않으면서 울퉁불퉁한 표면을 가진 다결정실리콘층(rugged polysilicon layer)을 형성하여 반구형 다결정 실리콘에서와 같은 과도성장에 의한 단락의 위험없이 캐패시터 하부 전극의 표면적을 증가시켜 필요한 정전용량을 확보하는 것을 특징으로 한다.

이하 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 캐패시터 제조 방법에 관하여 상세히 설명하면 다음과 같다.

도 2a와 도 2b는 본 발명에 따른 다결정 실리콘층의 불순물 주입 및 식각 상태도이다.

일반적으로 다결정 실리콘층은 에너지 상태가 결정(grain) 내부보다 결정 경계(grain boundary)에서 훨씬 불안정한 상태로 존재한다. 이러한 다결정 실리콘층에 불순물을 주입하면 에너지 상태가 높은 곳으로 안정화시키려는 경향이 있어 불순물이 결정 경계에 모이게 된다.

다결정 실리콘층을 원소 주기율표상의 5가 원소인 비소(arsenic)나 인(phosphorus)을 주입하면서 성장시키면, 도 2a와 같이 결정 경계에 불순물의 농도가 훨씬 높게 된다.

이렇게 형성된 다결정 실리콘층을 화학 용액을 이용하여 식각하면 반구형 다결정 실리콘층을 사용하지 않고 울퉁불퉁한 표면을 가진 다결정실리콘층(rugged polysilicon layer)을 형성할 수 있다.

도 3a내지 도 3c는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법의 공정 단면도이다.

도 3a와 같이, 반도체 기판(31)상에 게이트 전극(32)과 패드(33)를 형성하고 게이트 전극(32)과 패드(33)상에 제 1 절연층(34)을 적층하고 비트라인(35)을 형성한다.

그 후 비트라인(35)와 제 1 절연층(34)상에 제 2 절연층(36)를 적층하고 제 2 절연층(36)를 식각하여 패드(33)과 연결되는 콘택홀을 형성하고 콘택홀 내에 다결정 실리콘을 충진하여 다결정 실리콘 플러그(37)을 형성하는 공정을 진행한 후 제 2 절연층(36)과 다결정 실리콘 플러그(37)상에 제 3 절연층(38)를 형성하고 제 3 절연층(38)상에 제 4 절연층(39)을 적층한다.

그리고 제 4 절연층(39)상에 감광층을 도포하고 캐패시터 하부 전극 영역의 감광층을 노광하고 현상하여 감광층 패턴(40)을 형성한다.

여기서 제 1 절연층(34), 제 2 절연층(36), 그리고 제 4 절연층(39)은 산화층으로 형성하고, 제 3 절연층(38)은 질화층으로 형성한다.

도 3b와 같이, 감광층 패턴(40)을 마스크로 하여 다결정 실리콘 플러그(37)와 대응되는 제 3 절연층(38) 및 제 4 절연층(39)을 식각하여 캐패시터의 하부전극이 형성되는 홀(41)을 형성하고, 홀(41)를 포함한 제 4 절연층(39)상에 다결정 실리콘층(42)을 형성한다.

여기서 다결정 실리콘층(42)은 비소(arsenic)이나 인(phosphorus)중 하나의 불순물을 도핑시키면서 증착시키는 방법(in-situ deposition)을 사용하거나, 다결정 실리콘층(42)을 형성하고 이온주입을 통하여 도핑시키는 방법이 있다.

그리고 다결정 실리콘층(42)을 형성한 후 캐패시터의 하부전극이 형성되는 홀(41)과 대응되는 다결정 실리콘층(42)상에 SOG(spin on glass)층(도면에 도시되지 않음)을 형성하고 제 4 절연층(39)와 SOG층을 마스크로 하여 다결정 실리콘층(42)을 식각한 후 SOG층과 제 4 절연층(39)을 제거하여 최종적으로 컵 형태의 다결정 실리콘층(42)을 잔류시킨다.

도 3c와 같이, 다결정 실리콘층(42)의 표면을 화학 용액으로 습식각하면 다결정 실리콘층의 결정 내부에서 보다 결정 경계에서 불순물의 농도가 훨씬 높아 결정 경계의 식각량이 많아 지게 되어 울퉁불퉁한 표면을 가진 다결정실리콘층(rugged polysilicon layer)(43)이 형성된다.

울퉁불퉁한 표면을 가진 다결정실리콘층(43)상에 유전층(도면에 도시되지 않음)과 유전층상에 캐패시터 상부전극(도면에 도시되지 않음)를 형성한다.

이와 같은 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 다음과 같은 효과가 있다.

본 발명은 반구형 다결정 실리콘층으로 캐패시터의 하부 전극을 사용하여 반구형 다결정 실리콘층의 과도 성장에 의해 인접한 캐패시터의 하부 전극과의 사이의 단락을 방지하면서 울퉁불퉁한 표면을 가진 다결정실리콘층(rugged polysilicon layer)을 형성하여 캐패시터 하부 전극의 표면적을 증가시켜 필요한 정전용량을 확보하는 효과가 있다.

또한 인접한 캐패시터의 하부 전극과의 사이의 단락의 위험이 적어 공정 마진 확보에도 유리하고 수율을 증가시킬 수 있다.

Claims (5)

1. 반도체 기판상에 절연층을 형성하는 단계;

   상기 절연층을 식각하여 홀을 형성하는 단계;

   상기 홀 내부에 불순물이 도핑된 다결정 실리콘층을 형성하는 단계;

   상기 다결정 실리콘층 표면의 결정 경계를 따라 습식각하여 울퉁 불퉁한 표면을 가진 캐패시터 하부 전극을 형성하는 단계;

   상기 하부 전극상에 유전층을 형성하는 단계;

   상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
2. 제 1 항에 있어서, 상기 불순물은 비소 또는 인 중 하나을 선택하여 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
3. 제 1 항에 있어서, 상기 다결정 실리콘층은 불순물을 도핑시키면서 증착시키는 방법을 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법
4. 제 1 항에 있어서, 상기 다결정 실리콘층을 형성하고 이온주입을 통하여 불순물을 도핑시키는 방법을 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
5. 제 1 항에 있어서, 상기 절연층은 산화층으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.