KR20020049874A

KR20020049874A - 디지털적으로, 그리고 실시간으로 컨버전스를 보정하는회로 및 그 방법

Info

Publication number: KR20020049874A
Application number: KR1020000079188A
Authority: KR
Inventors: 김경환
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-12-20
Filing date: 2000-12-20
Publication date: 2002-06-26
Also published as: NL1018125C2; NL1018125A1; FR2818483A1; KR100363096B1; JP4425501B2; JP2002218488A; US6392369B1; TW508612B; FR2818483B1

Abstract

본 발명은 디지털적으로 그리고 실시간으로 컨버전스를 보정하는 회로 및 그 보정 방법에 대하여 기술된다. 컨버전스 보정 회로는 좌표 발생부, 구간 결정부, 구간 디코더, 구간 이득 조정부, 감산기, 곱셈기, 레벨 쉬프터, 가산기, 디지털-아날로그 변환기, 증폭기 및 보정 코일을 포함한다. 좌표 발생부는 수평 동기 신호 또는 수직 동기 신호의 한 주기에 대응하여 제1 레벨 값들로 일정 범위를 설정하고, 구간 결정부는 수평 동기 신호 또는 수직 동기 신호의 한 주기를 소정 등분으로 나눈다. 구간 디코더는 구간 결정부에 의해 정해지는 각 구간들의 분기점 마다의 값을 각 분기점에서의 제1 레벨 값과 같도록 설정하고, 구간 이득 조정부는 외부에서 제공되는 각 구간의 이득을 저장한다. 감산기는 좌표 발생부의 출력과 구간 디코더의 출력을 감산하고, 곱셈기는 감산기의 출력과 구간 이득 조정부의 출력을 곱한다. 레벨 쉬프터는 수평 주사 시작시 초기값과 각 구간의 마자막 값을 설정하고, 가산기는 곱셈기의 출력과 레벨 쉬프터의 출력을 가산한다. 가산기의 출력은 디지털-아날로그 변환기를 통해 아날로그 값으로 변환된 후, 그 출력 값에 따라 보정 코일을 구동하여 화면의 컨버전스를 보정한다.

Description

디지털적으로, 그리고 실시간으로 컨버전스를 보정하는 회로 및 그 방법{Convergence correction circuit operating digitally and real time and method thereof}

본 발명은 반도체 집적 회로에 관한 것으로서, 특히 디지털적으로, 그리고 실시간으로 컨버전스(convergence)를 보정하는 회로 및 그 방법에 관한 것이다.

컬러 텔레비젼 셋트 및 컴퓨터 모니터의 컨버전스 보정을 위해 종래에는 수평 및 수직 편향 신호로부터 만들어지는 보정 신호를 이용하여 아날로그적으로 처리해 왔다.

스크린 크기가 커지고, 프로젝트 타입 칼러 텔레비젼 셋트의 영사기(projector)와 스크린 사이의 거리가 멀고 다양해지고, 그리고 3-튜브 방식의 프로젝트 타입 칼러 텔레비젼 셋트의 스크린 표면이 거친 경우에는 허용될 수 있는 미스컨버전스(misconvergence)의 범위가 상당히 좁다. 그래서 고정밀한 컨버전스 보정 장치가 필요하게 된다. 그러므로 종래 아날로그 방식으로 컨버전스를 보정하는 프로젝트 타입 칼러 텔레비젼 셋트는 정밀하게 컨버전스를 보정하기 위하여 많은 다양한 제어 수단들이 장착되어야 한다.

예를 들어, 3-튜브 방식의 프로젝트 타입 칼러 텔레비젼 셋트의 프로젝션 스크린의 모양 즉, 세로대 가로 비가 변하면, 컨버전스의 특성도 바뀌게 된다. 이에 따라 컨버전스 재조정이 필요하게 된다. 그리고, 아날로그 방식으로 컨버전스 보정하는 경우, 다양한 세로대 가로 비를 맞추기 위하여 매뉴얼 제어하는 분리된 셋트를 사용하는 방법이 제안되고 있다.

그러나, 이러한 방식으로 컨버전스를 보정하게 되면, 각기 다른 크기의 스크린에 대하여도 컨버전스 보정을 만족하기 위해 많은 제어 수단들이 요구되는 문제점이 있다. 이를 해결하는 하나의 방법으로, 미국 특허 제4,754,204에 디지털 방식으로 컨버전스를 보정하는 수단이 개시되어 있다.

도 1에 도시된 상기 미국 특허 '204에 의하면, 컨버전스 보정에 필요한 데이터들을 필드 메모리(1)에 저장하여 놓고 어드레스 엔코더(2)에 의해 그 데이터를 불러낸다. 필드 메모리(1)로부터 출력되는 데이터는 디지털-아날로그 컨버터(8)를 통해 아날로그 신호로 변환되고 드라이브 증폭기(9)로 제공된다. 드라이버증폭기(9)의 출력은 보정코일(10)로 제공되어 컨버전스를 보정하게 된다.

그런데, 상기 미국 특허 '204에서는 필드에 해당하는 데이터를 저장하기 위하여 필드 메모리가 필요하기 때문에 집적도가 낮아지는 문제점이 있다. 그리고, 시스템 클럭의 주파수 변화와 스크린의 크기 및 포지션 변화에 대한 대응이 용이하지 못하다는 단점을 지닌다.

따라서, 컨버전스를 디지털적으로 보정하되 실시간으로 보정하고 외부 요인의 변화에 용이하게 대응할 수 있는 컨버전스 보정 회로가 요구된다.

본 발명의 목적은 디지털적으로 그리고 실시간으로 컨버전스를 보정하는 회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 컨버전스 보정 회로의 보정 방법을 제공하는 것이다.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 미국 특허 제4,754,2O4에 도시된 종래 컨버전스 보정 회로를 나타내는 도면이다.

도 2는 본 발명에 따른 컨버전스 보정 회로를 나타내는 도면이다.

도 3은 도 2의 컨버전스 보정 회로의 동작 파형을 나타내는 도면이다.

상기 목적을 달성하기 위하여 본 발명의 컨버전스 보정 회로는, 화면 길이에 대응하여 제1 레벨 값들로 일정 범위를 설정하는 좌표 발생부와, 화면 길이를 소정 등분으로 나누는 구간 결정부와, 구간 결정부에 의해 정해지는 각 구간들의 분기점 마다의 값을 계산하는 구간 디코더와, 각 구간의 이득을 저장하는 구간 이득 조정부와, 좌표 발생부의 출력과 구간 디코더의 출력을 감산하는 감산기와, 감산기의 출력과 구간 이득 조정부의 출력을 곱하는 곱셈기와, 곱셈기의 출력을 아날로그 값으로 변환하는 디지털-아날로그 변환기와, 디지털 아날로그 변환기의 출력 값에 따라 화면의 컨버전스를 보정하는 보정 코일을 구비한다.

바람직하기로, 화면 길이는 수평 동기 신호 또는 수직 동기 신호의 한 주기를 기준으로 하고, 좌표 발생부는 화면의 크기에 따라 제1 레벨 값들을 변화시킨다. 구간 결정부는 화면을 임의의 개수로 등분시키고, 구간 디코더는 각 구간들의 분기점 마다의 값을 각 분기점에서의 제1 레벨 값과 같도록 설정한다. 구간 이득 조정부는 외부로부터 제공되는 각 구간의 이득을 수신하고, 각 구간의 이득은 인접한 각 구간 마다 임의의 값을 갖는다.

상기 다른 목적을 달성하기 위한 본 발명의 컨버전스 보정 방법은 (A) 단계 내지 (G)단계를 포함한다. (A) 단계는 수평 동기 신호와 수직 동기 신호의 한 주기를 제1 레벨 값들로 일정 범위를 설정하고, (B)단계는 수평 동기 신호와 수직 동기 신호의 한 주기를 소정 등분으로 나눈다. (C)단계는 각 구간들의 분기점 마다의 값을 각 분기점에서의 제1 레벨 값과 같도록 설정하고, (D)단계는 각 구간의 이득을 저장한다. (E)단계는 (A)단계의 제1 레벨 범위에서 각 구간들의 분기점 마다의 값을 빼고, (F)단계는 (E)단계의 출력과 (D)단계의 각 구간의 이득을 곱한다. (G)단계는 (F)단계의 출력을 아날로그 값으로 변환하고, (H)단계는 (G)단계의 출력 값에 따라 화면의 컨버전스를 보정한다.

그리고 컨버전스 보정 방법은 (F)단계 후에, 수평/수직 동기 시작시 초기 레벨 값을 설정하는 (i)단계와, 각 구간들의 분기점마다 각각의 분기점에서의 (F)단계 출력을 저장하고 그 이외의 지점에서는 저장된 출력을 (F)단계의 출력과 더하는 (ii)단계를 더 구비한다.

이와 같은 본 발명에 의하면, 디지털적으로 그리고 실시간으로 컨버전스를 보정할 수 있고, 화면의 크기에 따라 좌표 범위를 가변시킬 수 있기 때문에 화면의 크기에 구애됨이 없이 그리고 화면 포지션의 변화에 대하여도 안정적으로 컨버전스를 보정할 수 있다. 그리고, 수평/수직 동기의 주파수 변화에 따라 제1 레벨의 값을 설정하는 기울기를 달리 할 수 있기 때문에, 입력되는 수평/수직 동기의 주파수 변화에 대하여도 대응이 용이하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.

도 2는 본 발명의 일실시예에 따른 컨버전스 보정 회로(200)를 나타내는 도면이다. 컨버전스 보정 회로(200)는 좌표 발생부(210), 구간 결정부(220), 구간 디코더(230), 구간 이득 조정부(240), 감산기(250), 곱셈기(260), 레벨 쉬프터(270), 가산기(280), 디지털-아날로그 변환기(290), 증폭기(300) 및 보정 코일(310)를 포함한다. 도 3은 컨버전스 보정 회로(200)의 동작을 설명하는 파형도인 데, 도 2의 구성 요소와 함께 그 동작이 설명된다.

좌표 발생부(210)는 입력되는 수평 동기(horizontal sync.) 신호와 수직 동기(vertical sync.) 신호(H/V SYNC)의 한 주기 동안 임의의 값을 갖도록 설정된다. 수평 동기 신호와 수직 동기 신호(H/V SYNC)는 화면의 가로 길이와 세로 길이를 나타내는 신호이다. 예를 들어 좌표 발생부(210)가 수평 동기 신호(H SYNC)의 한 주기를 -1에서 1의 값으로 설정하게 되면, 좌표 발생부(210)의 출력(OUT1)은 도 3에도시된 바와 같이 나타난다. 만약, 화면 크기가 확대(zoom in)되면, 예를 들어 1.5배로 확대되면 설정되는 값을 -1.5에서 1.5의 범위로, 그리고, 화면 크기가 축소되면, 예를 들어 0.5배 축소되면, 설정되는 값을 -0.5에서 0.5의 범위로 잡을 수 있다.

한편, 좌표 발생부(210)는 수평 동기 신호와 수직 동기 신호(H/V SYNC)의 한주기를 -N부터 +N까지의 좌표를 생성시켜 출력한다. 여기에서, N은 정상 크기일 때 1.0이고, M배 확대하시 1.0×M배가 된다.

구간 결정부(220)는 수평 동기 신호와 수직 동기 신호(H/V SYNC)의 한주기를 소정 등분으로 나누어, 예로써 8등분으로 나누어 A,B,C,…,H 구간으로 구분한다. 구간 결정부(220)의 출력(OUT2)은 도 3에 도시되어 있다. 본 실시예에서는 수평 동기 신호와 수직 동기 신호(H/V SYNC)의 한주기를 8등분으로 나누는 경우에 대하여 설명하고 있으나, 최종 출력의 다양한 변화 요구에 따라 그 분할 개수를 가변시킬 수 있다.

구간 디코더(230)는 각 구간(A,B,C,…,H)의 분기점 마다의 값을 계산하는 데, 각 구간(A,B,C,…,H)의 분기점은 -1,0, -0.75, -0.5, -0.25, 0. 0.25, 0.5, 0.75, 1.0의 값을 갖는다. 구간 디코더(230)의 출력(OUT3)은 도 3에 도시되어 있다.

구간 이득 조정부(240)는 외부에서 제공되는 각 구간(A,B,C,…,H)의 이득을 저장하는 데, 예를 들어 각 구간(A,B,C,…,H)은 1.0, -1.0, 1.0, -1.0, 1.0, -1.0, 1.0, -1.0의 이득을 저장한다. 구간 이득 조정부(240)의 출력(OUT4)은 도 3에 도시되어 있다.

감산기(250)는 좌표 발생부(210)의 출력(OUT1)과 구간 디코더(230)의 출력(OUT3)을 감산하고, 그 결과로, 도 3의 OUT5에 도시된 바와 같이, 각 구간(A,B,C,…,H)의 분기점이 0이 되는 톱니 파형을 발생시킨다.

곱셈기(260)는 감산기(250)의 출력(OUT5)과 구간 이득 조정부(240)의 출력(OUT4)을 곱한다. 예로써, 도 3의 OUT6에 도시된 바와 같이, 삼각 파형이 발생된다.

가산기(280)는 곱셈기(260)의 출력(OUT6)과 레벨 쉬프터(270)의 출력을 가산한다. 레벨 쉬프터(270)는 구간 끝 시간을 저장하는 제1 레지스터(271)와 초기 레벨 값을 저장하는 제2 레지스터(272)로 구성되는 데, 수평동기(Hsync) 시작시에서 초기레벨을 정하기 위해 제2 레지스터를 출력하고 그외 시간에서는 제1 레지스터를 출력한다. 이 후 가산기(280)의 출력은 디지털-아날로그 변환기(290)를 거쳐 아날로그 값으로 변환되고 디지털 아날로그 변환기(290)의 출력은 증폭기(300)에 의해 증폭된다. 증폭기(300)의 출력은 보정 코일(310)로 제공되어 컨버전스를 보정하게 된다.

따라서, 본 발명의 컨버전스 보정 회로(200)는 화면을 분할하여 그 분할된 화면의 컨버전스를 보정하기 때문에 디지털적으로 그리고 실시간으로 동작한다. 그리고, 화면의 크기에 따라 좌표 발생부(210)의 일정 범위를 가변시킬 수 있기 때문에, 화면의 크기에 구애됨이 없이 컨버전스를 보정할 수 있다. 화면 포지션의 변화는 화면 크기의 변화와 같은 방법으로 해결할 수 있기 때문에, 화면 포지션의 변화에 대하여도 안정적으로 컨버전스를 보정할 수 있다.

입력되는 수평/수직 동기(HV sync)시 주기가 변화할 시에도 좌표발생부는 항상 -N부터 +N까지 생성시키기 때문에, 동기(sync) 주기 변화에 자동적으로 대응하게 된다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 본 발명의 컨버전스 보정 회로는 디지털적으로 그리고 실시간으로 컨버전스를 보정할 수 있고, 화면의 크기에 따라 좌표 범위를 가변시킬 수 있기 때문에 화면의 크기에 구애됨이 없이 그리고 화면 포지션의 변화에 대하여도 안정적으로 컨버전스를 보정할 수 있다. 그리고, 입력되는 수평/수직 동기(HV sync)시 주기가 변화할 시에도 좌표발생부는 항상 -N부터 +N까지 생성시키기 때문에, 동기(sync) 주기 변화에 자동적으로 대응하게 된다.

Claims

화면 길이에 대응하여 제1 레벨 값들로 일정 범위를 설정하는 좌표 발생부;

상기 화면 길이를 소정 등분으로 나누는 구간 결정부;

상기 구간 결정부에 의해 정해지는 각 구간들의 분기점 마다의 값을 계산하는 구간 디코더;

상기 각 구간의 이득을 저장하는 구간 이득 조정부;

상기 좌표 발생부의 출력과 구간 디코더의 출력을 감산하는 감산기;

상기 감산기의 출력과 구간 이득 조정부의 출력을 곱하는 곱셈기;

수평 주사 시작시 초기값과 각 구간의 마자막 값을 설정하는 레벨 쉬프터;

상기 곱셈기의 출력과 상기 레벨 쉬프터의 출력을 가산하는 가산기;

상기 가산기의 출력을 아날로그 값으로 변환하는 디지털-아날로그 변환기; 및

상기 디지털 아날로그 변환기의 출력 값에 따라 상기 화면의 컨버전스를 보정하는 보정 코일을 구비하는 것을 특징으로 하는 컨버전스 보정 회로.
제1항에 있어서, 상기 화면 길이는

수평 동기 신호 또는 수직 동기 신호의 한 주기인 것을 특징으로 하는 컨버전스 보정 회로.
제1항에 있어서, 상기 좌표 발생부는

상기 화면의 크기에 따라 상기 제1 레벨 값들을 변화시키는 것을 특징으로 하는 컨버전스 보정 회로.
제1항에 있어서, 상기 구간 디코더는

상기 각 구간들의 분기점 마다의 값을 상기 각 분기점에서의 상기 제1 레벨 값과 같도록 설정하는 것을 특징으로 하는 컨버전스 보정 회로.
제1항에 있어서, 상기 구간 이득 조정부는

외부로부터 제공되는 상기 각 구간의 이득을 수신하는 것을 특징으로 하는 컨버전스 보정 회로.
제1항에 있어서, 상기 감산기는

상기 각 구간의 분기점마다 0이 되는 파형을 발생시키는 것을 특징으로 하는 컨버전스 보정 회로.
제1항에 있어서, 상기 레벨 쉬프터는

상기 화면에 디스플레이되는 구간의 끝 시간을 저장하는 제1 레지스터; 및

상기 초기 레벨 값을 저장하는 제2 레지스터를 구비하는 것을 특징으로 하는 컨버전스 보정 회로.
수평 동기 신호와 수직 동기 신호의 한 주기를 제1 레벨 값들로 일정 범위를 설정하는 (A)단계;

상기 수평 동기 신호와 수직 동기 신호의 한 주기를 소정 등분으로 나누는(B)단계;

상기 각 구간들의 분기점 마다의 값을 상기 각 분기점에서의 상기 제1 레벨 값과 같도록 설정하는 (C)단계;

상기 각 구간의 이득을 저장하는 (D)단계;

상기 (A)단계의 상기 제1 레벨 범위에서 상기 (C)단계의 상기 각 구간들의 분기점 마다의 값을 빼는 (E)단계;

상기 (E)단계의 출력과 상기 (D)단계의 상기 각 구간의 이득을 곱하는 (F)단계;

상기 (F)단계의 출력을 아날로그 값으로 변환하는 (G)단계; 및

상기 (G)단계의 출력 값에 따라 상기 화면의 컨버전스를 보정하는 (H) 단계를 구비하는 것을 특징으로 하는 컨버전스 보정 방법.
제8항에 있어서, 상기 (F)단계 후에

수평/수직 동기 시작시 초기 레벨 값을 설정하는 (i)단계; 및

각 구간들의 분기점마다 각각의 분기점에서의 (F)단계 출력을 저장하고 그 이외의 지점에서는 저장된 출력을 (F)단계의 출력과 더하는 (ii)단계를 더 구비하는 것을 특징으로 하는 컨버전스 보정 방법.