KR20020043913A - 캐패시터의 제조 방법 - Google Patents

캐패시터의 제조 방법 Download PDF

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Abstract

본 발명은 DRAM 및 FeRAM의 캐패시터 제조 방법에 관한 것으로, 소정 공정이 완료된 반도체기판상에 하부전극을 형성하는 단계, 상기 하부전극이 형성된 반도체기판을 유전막 반응 챔버로 이동시키는 단계, 상기 유전막 반응 챔버내에서 상기 하부전극을 플라즈마처리하는 단계, 상기 유전막 반응 챔버내에서 상기 플라즈마 처리된 하부전극상에 유전막을 형성하는 단계, 및 상기 유전막상에 상부전극을 형성하는 단계를 포함하여 이루어진다.
본 발명은 유전막 반응 챔버내에서 하부전극용 금속박막을 NH3플라즈마처리하여 하부전극용 금속박막내의 산소를 제거하므로써 유전막 증착 및 후속 열공정시 산소 확산에 의한 하부 확산방지막의 산화를 방지할 수 있다.

Description

캐패시터의 제조 방법{METHOD FOR FABRICATING CAPACITOR}
본 발명은 메모리소자의 제조 방법에 관한 것으로, 특히 MIM 구조의 캐패시터의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. FeRAM(Ferroelectric Random Access Memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
이러한 FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 SBT)와 Pb(Zr,Ti)O3(이하 PZT) 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스(Hysteresis) 특성을 이용한다.
FeRAM 소자에서 캐패시터의 강유전체 재료로서 PZT, SBT, SrxBiy(TaiNbj)2O9(이하 SBTN) 등의 페로브스카이트(perovskite) 구조를 갖는 강유전체를 사용하는 경우 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 백금합금(Pt-alloy) 등의 금속박막을 이용하여 상/하부전극을 형성한다.
메모리소자의 Ta2O5를 구비하는 캐패시터의 제조 공정시, 하부전극으로 금속박막을 사용하면, 금속박막의 배향성에 따라 유전막이 우선 방향성을 나타내어 유전상수가 증가한다. 또한 금속박막은 폴리실리콘과의 전기적 에너지 장벽이 크므로 유효산화막 두께를 감소시킬 수 있으며 동일 유효산화막 두께에서의 누설전류를 감소시킬 수 있는 장점을 갖는다.
이러한 금속박막은 다양한 방법으로 증착가능하지만 단차 피복성이 우수한 화학적기상증착법(Chemical Vapor Deposition; CVD)에 대한 연구가 활발히 진행되고 있다. 실제로 금속박막 중 루테늄(Ru)의 경우, 백금과 비교하여 식각공정이 상대적으로 쉬울 뿐만 아니라 화학적기상증착법(CVD)에 대한 상대적으로 높은 가능성 때문에 많은 연구가 진행되고 있다.
루테늄(Ru)을 DRAM 및 FeRAM의 하부전극으로 이용하기 위하여 저압화학기상증착법(Low Pressure CVD; LPCVD)에 의해 형성할 경우, 소스 분해를 위해 필연적으로 첨가되는 산소(O2) 또는 N2O가 루테늄(Ru) 내에 잔류하게 된다. 루테늄막 내에 잔류하는 산소는 루테늄막의 치밀도 향상이나, 루테늄막상에 형성되는 BST 등의 강유전체막을 결정화시키는 후속 열처리동안, 확산방지막으로 이용되는 TiN 등을 산화시켜 전체 캐패시터의 유전 용량을 감소시키는 원인으로 작용하는 문제점이 있다.
따라서 루테늄막 내에 함유되어 있는 산소를 효과적으로 제거할 수 있는 방법이 필요하다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 하부전극 하부의 확산방지막의 산화를 방지하면서 하부전극용 금속박막 내에 잔류하는 산소를 제거하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 본 발명의 실시예에 따른 캐패시터의 제조 공정 단면도,
도 2는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 흐름도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 층간절연막
23 : 폴리실리콘 플러그 24 : Ti
25 : TiN 26 : 식각방지막
27 : 캐패시터 산화막 28 : 루테늄
29 : Ta2O530 : 상부전극
상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 소정 공정이 완료된 반도체기판상에 하부전극을 형성하는 단계, 상기 하부전극이 형성된 반도체기판을 유전막 반응 챔버로 이동시키는 단계, 상기 유전막 반응 챔버내에서 상기 하부전극을 플라즈마처리하는 단계, 상기 유전막 반응 챔버내에서 상기 플라즈마 처리된 하부전극상에 유전막을 형성하는 단계, 및 상기 유전막상에 상부전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
바람직하게, 상기 플라즈마 처리하는 단계는 NH3플라즈마를 이용하여 이루어지는 것을 특징으로 하며, 상기 NH3플라즈마를 이용한 플라즈마 처리시 100W∼300W의 파워를 유지하고, NH3가스는 100sccm∼300sccm의 유량을 유지하며, 0.1torr∼2torr의 압력을 유지한 상태에서 60∼12초동안 이루어지는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1b는 본 발명의 실시예에 따른 캐패시터의 제조 공정 단면도이고, 도 2는 본 발명의 실시예에 따른 캐패시터의 제조 공정 흐름도이다. 도 2에서 트랜지스터 제조 공정은 생략하며, 이후 도 1a 내지 도 1b 및 도 2를 참조하여 설명한다.
도 1a에 도시된 바와 같이, 소정 공정, 예컨대 워드라인, 비트라인, 소스/드레인을 포함하는 트랜지스터(도시 생략)의 제조 공정이 완료된 반도체기판(21)상에 층간절연막(22)을 형성한 후, 층간절연막(22)을 선택적으로 패터닝하여 후속 캐패시터와 트랜지스터를 접속시키는 플러그용 콘택홀을 형성한다. 계속해서, 오픈된 플러그용 콘택홀을 포함한 층간절연막(22)상에 폴리실리콘을 증착한 다음, 폴리실리콘을 리세스 에치백(Recess etchback)하여 콘택홀을 소정 깊이만큼 매립시키는 폴리실리콘 플러그(23)를 형성한다.
이어서, 폴리실리콘 플러그(23)을 포함한 층간절연막(22)상에 확산방지막으로서 Ti(24), TiN(25)을 순차적으로 형성한 다음, 층간절연막(22)이 드러나도록 Ti(24), TiN(25)을 화학적기계적연마(CMP) 또는 에치백하여 폴리실리콘 플러그(23) 상부에만 Ti(24), TiN(25)을 잔류시킨다.
이어서, 확산방지막이 형성된 층간절연막(22)상에 식각방지막(26)으로서 SiN을 형성하고, SiN상에 캐패시터 산화막(27)을 형성한 다음, 캐패시터 산화막(27)과식각방지막(26)을 순차적으로 식각하여 하부의 확산방지막에 접속되는 캐패시터의 하부전극이 형성될 영역을 오픈시킨다(도 2의 100).
도 1b에 도시된 바와 같이, 오픈된 영역에 하부전극으로서 루테늄(28)을 증착하고, 화학적기계적연마 또는 에치백하여 인접한 루테늄(28)간을 분리시킨다(도 2의 101).
루테늄(28)의 증착 방법에 대해 상술하면, 저압화학기상증착법(LPCVD)으로 형성되는데, 루테늄의 원료물질은 Ru(OD)3또는 Ru(Etcp)2중 어느 하나를 이용하고, 기화기(Vaporizer)를 이용하여 원료물질을 기상상태로 변환한다. 위와 같은 원료 물질들의 화학식 및 화학명은 다음과 같다.
Ru(OD)3의 화학식은 Ru(CH3COCHCOCH2CH2CH2CH3)3, 화학명은 Tris(2,4-octanedionato)ruthenium이며, Ru(Etcp)2의 화학식은 (Ru(C2H5C5H4)2), 화학명은 Bis(ethylcyclopentadienyl)ruthenium이다.
상술한 원료물질의 운반가스는 아르곤(Ar)을 이용하되 50sccm∼200sccm의 유량을 유지하며, 원료물질을 분해하기 위한 반응가스는 50sccm∼400sccm을 유지하는 산소(O2)를 이용한다. 아울러, 희석가스로는 400sccm∼800sccm의 유량을 유지하는 아르곤을 이용하며, 반응챔버는 0.1torr∼10torr을 유지한다.
상술한 원료물질을 이용하여 루테늄(28)을 증착할 때, 반도체기판(21)은 230℃∼350℃의 온도를 유지하며, 증착되는 루테늄(28)의 두께는 100Å∼300Å이다.
루테늄(28) 증착후, 강유전체 박막을 증착하기 전에 강유전체 박막을 증착하기 위한 반응챔버에서 인시튜(In-situ)로 NH3플라즈마처리를 실시하여 루테늄(28) 내에 잔류하는 산소를 제거한다(도 2의 102).
인시튜 NH3플라즈마 처리시, 먼저 반도체기판(21)은 후속 강유전체 박막의 증착 온도와 동일한 온도로 유지되며, 플라즈마 파워는 100W∼300W를 유지한다. 그리고, NH3가스는 100sccm∼300sccm의 유량을 유지하고, 반응챔버는 0.1torr∼2torr의 압력을 유지하며 플라즈마 처리는 60∼12초 동안 진행된다.
NH3플라즈마 처리된 루테늄(28)상에 강유전체 박막으로서 Ta2O5(29)를 증착한다(도 2의 103).
Ta2O5(29) 증착시, 원료물질로 탄탈륨 에톡사이드(Tantalum Etoxide) [Ta(C2H5O)5]를 사용하고 반응원료의 운반가스는 N2, 산화제는 O2를 이용한다. 이 때, N2는 350sccm∼450sccm의 유량을 유지하고 O2는 20sccm∼50sccm의 유량을 유지한다. 그리고, 반응챔버는 0.1∼2torr의 압력을 유지하며, 300℃∼450℃의 온도에서 Ta2O5(29)이 증착된다.
후속 공정으로 Ta2O5(29) 내에 잔류하는 탄소, 수소 등의 불순물 및 산소와 같은 결함을 제거하기 위한 열처리를 진행하는데(도 2의 104), 이러한 열처리는 저온에서 플라즈마 열처리 또는 UV/O3열처리 중 어느 하나의 열처리를 실시한다.
먼저, 플라즈마 열처리시, 300℃∼450℃의 온도로 O2, N2O 또는 N2와 O2의 혼합가스 분위기에서 30초∼120초동안 200W∼500W의 파워로 진행한다.
다음으로, UV/O3열처리시, 300℃∼450℃의 온도로 2분∼10분동안 15mW/cm2∼30mW/cm2의 강도로 실시한다.
계속해서, Ta2O5(29)의 유전특성을 확보하고 루테늄(28)의 산화를 방지하기 위해 급속열처리(RTA) 또는 노열처리(Furnace annealing)을 실시한다(도 2의 105).
급속열처리를 실시할 경우, 산소와 질소, 아르곤, 헬륨 등의 비활성 가스의 혼합분위기로 500℃∼600℃에서 30초∼60초동안 실시하며, 노열처리를 실시할 경우, 산소 및 비활성 가스의 혼합 분위기로 500℃∼600℃에서 10분∼30분동안 실시한다. 급속열처리 및 노열처리 모두 산소와 비활성가스의 혼합비는 1:10∼10:10을 유지한다.
상술한 열처리후 상부전극으로서 TiN 또는 Ru 중 어느 하나를 증착한다(도 2의 106).
도면에 도시되지 않았지만, 본 발명은 루테늄을 하부전극으로 사용하는 MIM구조의캐패시터에 한정되지 않고 실린더형 캐패시터의 제조 공정, BST와 같은 고유전체 캐패시터의 제조 공정, PZT와 같은 강유전체 캐패시터의 제조 공정에서 루테늄 이외의 다른 금속박막을 하부전극으로 사용하는 모든 경우에 적용하여 금속박막내의 산소를 제거할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 캐패시터의 제조 방법은 하부전극용 금속박막내에 잔류하는 산소를 유전막 증착 챔버에서 인시튜로 NH3플라즈마 처리하므로써 유전막 증착 및 후속 열공정시 산소확산에 의한 확산방지막의 산화를 방지하여 캐패시터의 전기적 특성을 향상시킬 수 있는 효과가 있다.
그리고, 유전막 증착 챔버에서 인시튜로 산소를 제거하기 위한 플라즈마 처리 공정이 진행되므로 하부전극내 산소를 제거하기 위한 별도의 장비를 추가하지 않아도 되는 효과가 있다.

Claims (16)

  1. 캐패시터의 제조 방법에 있어서,
    반도체기판상에 확산방지막을 형성하는 단계;
    상기 확산방지막상에 하부전극을 형성하는 단계;
    상기 하부전극이 형성된 반도체기판을 유전막 반응 챔버로 이동시키는 단계;
    상기 유전막 반응 챔버내에서 상기 하부전극을 플라즈마처리하는 단계;
    상기 유전막 반응 챔버내에서 상기 플라즈마 처리된 하부전극상에 유전막을 형성하는 단계; 및
    상기 유전막상에 상부전극을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 플라즈마 처리하는 단계는, NH3플라즈마를 이용하여 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
  3. 제 2 항에 있어서,
    상기 NH3플라즈마를 이용한 플라즈마 처리시, 100W∼300W의 파워를 유지하고, NH3가스는 100sccm∼300sccm의 유량을 유지하며, 0.1torr∼2torr의 압력을 유지한 상태에서 60∼12초동안 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 플라즈마 처리하는 단계와 상기 유전막을 형성하는 단계에서,
    상기 반도체기판은 동일한 온도를 유지하는 것을 특징으로 하는 캐패시터의 제조 방법.
  5. 제 1 항에 있어서,
    상기 하부전극을 형성하는 단계에서,
    상기 하부전극은 루테늄, 백금 또는 이리듐 중 어느 하나를 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
  6. 제 5 항에 있어서,
    상기 하부전극 중 루테늄은 Ru(OD)3또는 Ru(Etcp)2중 어느 하나의 원료를 이용하여 저압화학기상증착법으로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  7. 제 6 항에 있어서,
    상기 루테늄 형성시, 230℃∼350℃의 온도와 0.1torr∼10torr의 압력을 유지한 상태에서 100Å∼300Å의 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  8. 제 6 항에 있어서,
    상기 루테늄 형성시, 상기 원료의 운반가스는 아르곤을 이용하되 50sccm∼200sccm의 유량을 유지하고, 상기 원료를 분해하기 위한 반응가스는 50sccm∼400sccm을 유지하는 산소를 이용하고, 희석가스로는 400sccm∼800sccm의 유량을 유지하는 아르곤을 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
  9. 제 1 항에 있어서,
    상기 유전막을 형성하는 단계에서,
    상기 유전막은 Ta2O5를 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
  10. 제 9 항에 있어서,
    상기 Ta2O5증착시, 원료물질로 Ta(C2H5O)5를 사용하고 운반가스는 350sccm∼450sccm의 유량을 유지하는 N2를 이용하고, 산화제는 20sccm∼50sccm의 유량을 유지하는 O2를 이용하는 것을 특징으로 한느 캐패시터의 제조 방법.
  11. 제 1 항에 있어서,
    상기 유전막 형성후, 상기 유전막내에 잔류하는 산소를 제거하기 위한 제 1 열처리를 실시하는 단계; 및
    상기 유전막의 유전특성을 확보하고 상기 하부전극의 산화를 방지하기 위한 제 2 열처리를 실시하는 단계
    를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 열처리는 300℃∼450℃의 온도로 O2, N2O 또는 N2와 O2의 혼합가스분위기에서 30초∼120초동안 200W∼500W의 파워로 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
  13. 제 11 항에 있어서,
    상기 제 1 열처리는 UV/O3를 이용하여 300℃∼450℃의 온도로 2분∼10분동안 15mW/cm2∼30mW/cm2의 강도로 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
  14. 제 11 항에 있어서,
    상기 제 2 열처리는 산소와 질소, 아르곤 또는 헬륨 중 어느 하나의 비활성 가스의 혼합비를 1:10∼10:10로 유지하면서 500℃∼600℃에서 30초∼60초동안 급속열처리하는 것을 특징으로 하는 캐패시터의 제조 방법.
  15. 제 11 항에 있어서,
    상기 제 2 열처리는 산소 및 비활성 가스의 혼합비를 1:10∼10:10로 유지하면서 500℃∼600℃에서 10분∼30분동안 노열처리하는 것을 특징으로 하는 캐패시터의 제조 방법.
  16. 제 1 항에 있어서,
    상기 확산방지막 형성전에,
    상기 반도체기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 패터닝하여 플러그영역을 노출시키는 단계;
    상기 노출된 영역에 플러그용 폴리실리콘을 형성하는 단계; 및
    상기 폴리실리콘을 리세스 에치백하는 단계
    를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040001882A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 루테늄막의 형성 방법 및 그를 이용한 캐패시터의 제조 방법
KR200451881Y1 (ko) * 2008-12-02 2011-01-18 창성소프트젤 주식회사 건조통의 교환이 용이한 캡슐건조기

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0161397B1 (ko) * 1995-03-10 1999-02-01 김광호 반도체 장치의 커패시터 제조방법
KR100269331B1 (ko) * 1998-07-06 2000-10-16 윤종용 고유전체막을 구비하는 커패시터 형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040001882A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 루테늄막의 형성 방법 및 그를 이용한 캐패시터의 제조 방법
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