KR20020029199A - 저항소자 및 트랜지스터를 포함하는 반도체 장치 형성방법 - Google Patents
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Abstract
본 발명은, 저항소자 및 바이폴라 트랜지스터를 포함하는 반도체 장치의 형성방법에 관한 것으로 상기 반도체 장치의 형성공정을 단순화하기 위한 방법을 제공하기 위한 것이다. 본 발명에 따르면, 수직형 바이폴라 트랜지스터영역 내의 하부베이스 형성영역에 이온주입하는 공정을 별도의 마스크없이 수행하고, 폴리실리콘 패터닝공정과 수직형 바이폴라 트랜지스터영역 내의 측면베이스 형성영역에 이온주입하는 공정을 하나의 마스크로 수행하여 사진공정의 수를 감소시킬 수 있을 뿐만 아니라 하부베이스 영역의 형성시 발생하는 오정렬을 방지할 수 있다.
Description
본 발명은 반도체 장치의 형성방법에 관한 것으로, 보다 상세하게는 저항소자 및 바이폴라 트랜지스터를 포함하는 반도체 장치의 형성방법에 관한 것이다.
바이폴라 트랜지스터는 기본적으로 전류에 의해 조절되는 세 개의 스위치단자로서, 통상 공통 이미터 조건에서 베이스 전류량 및 전하의 형태에 의해 컬렉터 전류를 조절하는 것을 특징으로 한다. 특히 바이폴라 트랜지스터는 적은 베이스 전류로 큰 컬렉터 전류를 얻어 소자를 동작시키는데 사용된다.
반도체 기판 상에 형성되는 바이폴라 트랜지스터는 이미터, 베이스 및 컬렉터로 된 세 단자 사이에 이미터로부터 방출된 전하의 이동방향에 따라 통상 수직형 바이폴라 트랜지스터와 수평형 바이폴라 트랜지스터로 구분할 수 있다. 즉, 전하가 이미터로부터 반도체 기판 표면에 수직한 방향으로 이동하여 컬렉터로 흐르는 경우를 수직형 바이폴라 트랜지스터라 하며, 반도체 기판 표면에 평행한 방향으로 이동하는 경우를 수평형 바이폴라 트랜지스터라 한다. 통상의 반도체 공정에서 바이폴라 트랜지스터를 형성할 때는 상기 수직형 바이폴라 트랜지스터와 상기 수직형 바이폴라 트랜지스터와 상보형인 수평형 바이폴라 트랜지스터가 동시에 형성되는 것이 일반적이다.
또한 상기 바이폴라 트랜지스터를 형성할 때에는 베이스저항 및 컬렉터저항과 같은 상이한 도전형의 저항이 함께 형성된다. 이러한 상이한 도전형의 저항소자 및 수직형 바이폴라 트랜지스터를 반도체 기판상에 형성하는 공정은 여러단계의 포토마스크를 사용한 사진공정을 거치게 된다. 도 1에 상이한 저항소자를 갖는 수직형 npn 바이폴라 트랜지스터 형성공정에서 포토마스크가 사용되는 공정을 나열하였다. 실제공정에서는 도 1의 나열순서와 달리 공정순서가 바뀔수가 있다.
도 1에 도시된 바와 같이, n+ 매몰층 형성공정, n+ 싱크영역 형성공정, p+ 확산영역 형성공정, 소자분리막 형성공정, p 하부베이스영역 형성공정, p+ 측면베이스영역 형성공정, n 이미터영역 형성공정, p 저항형성공정, 폴리실리콘 패터닝공정, 콘택 형성공정에 포토마스크가 사용된다. 상기의 공정 중 바이폴라 트랜지스터의 개별소자들, 즉 이미터, 베이스, 컬렉터 및 저항형성과 관련된 공정은 도 1에서 (a)로 묶어진 공정이 해당된다. 상기 공정에는 총 5개의 사진공정이 적용되므로 공정이 복잡할 뿐만 아니라 포토마스크를 정렬시키는데 문제점이 발생하게 된다.
본 발명이 이루고자 하는 기술적 과제는, 저항소자를 갖는 바이폴라 트랜지스터를 형성하는데에 사용되는 사진공정의 갯수를 감소시키는 방법을 제공하는데 있다.
도 1은 종래의 상이한 도전형의 저항소자를 갖는 수직형 바이폴라 트랜지스터 형성과정 중 사진공정을 포함하는 공정을 도시한 흐름도이다.
도 2a 내지 도 2i는 본 발명의 실시예에 따라 상이한 도전형의 저항소자와 수직형 바이폴라 트랜지스터 및 이와 상보형의 수평형 바이폴라 트랜지스터를 포함하는 반도체 장치의 형성과정을 도시한 단면도이다.
도 3은 본 발명의 방법을 통해 n형 에피택셜층 내에 도핑된 불순물 이온들을 열처리하여 n형 이미터영역, p+형 측면베이스영역 및 p형 하부베이스영역이 형성된 수직형 바이폴라 트랜지스터의 단면 구조를 도시한 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 바이폴라 트랜지스터 형성방법은, 먼저 제 1 도전형 반도체 기판상에 수직형 바이폴라 트랜지스터 및 상기 수직형 트랜지스터와 상보형인 수평형 바이폴라 트랜지스터 형성 영역을 정의한다.
이어서, 상기 각 트랜지스터 영역에 해당하는 상기 제 1 도전형의 반도체 기판 상에 제 2 도전형 에피택셜층을 형성하고, 상기 제 2 도전형 에피택셜층의 측면을 둘러싸는 제 1 도전형 확산영역, 상기 제 2 도전형 에피택셜층의 하부에 제 2 도전형 매몰층 및 제 2 도전형 에피택셜층내 상기 제 1 도전형 확산영역과 인접한 영역에 상기 에피택셜층의 상부로부터 상기 매몰층에 이르는 고농도의 제 2 도전형 싱크영역을 형성한다.
이어서, 상기 반도체 기판 상에 소자분리막을 형성하고, 상기 반도체 기판상에 제 1 및 제 2 도전형 이미터콘택, 베이스콘택 및 컬렉터콘택 형성영역, 제 1 및 제 2도전형 저항소자 형성영역 및 상기 에피택셜층 내에 제 1 및 제 2 도전형 이미터, 베이스, 컬렉터 형성영역을 정의한다. 상기 정의된 영역 중 제 2 도전형의 이미터콘택, 베이스콘택 및 컬렉터콘택 형성영역에 해당하는 상기 제 2 도전형 에피택셜층상부의 소자분리막을 개구시키고 상기 개구된 소자분리막을 포함하는 반도체 기판의 전면에 폴리실리콘막을 형성한다.
상기 과정을 거쳐 폴리실리콘막이 형성된 반도체 기판 전면에 제 1 도전형 불순물로 이온주입하고, 상기 제 2 도전형의 이미터콘택, 베이스콘택, 컬렉터콘택이 형성될 영역 및 제 2 도전형 저항소자가 형성될 영역을 개구시키는 이온주입마스크로 상기 개구된 영역에 제 2 도전형 불순물을 이온주입한다.
이어서, 상기 제 1 도전형의 이미터, 베이스, 컬렉터 형성영역 및 상기 확산영역과 에피택셜층의 경계부를 개구시키는 식각마스크로 상기 노출된 폴리실리콘막을 식각하고, 상기 식각마스크 및 소자분리막을 이온주입마스크로 제 1 도전형 불순물을 이온주입한다. 상기 식각으로 인해 반도체 기판 상에 제 2 도전형 이미터, 베이스, 컬렉터 폴리실리콘 패턴 및 제 1 및 제 2 도전형 저항패턴이 형성된다.
상기 식각마스크를 제거하고 상기 과정을 거쳐 상기 에피택시층과 폴리실리콘막에 주입된 불순물 이온들을 열처리함으로써, 상기 제 2 도전형 에피택셜층 내에 이미터영역, 베이스영역 및 컬렉터영역을 형성함과 동시에 제 1 및 제 2 저항소자를 형성할 수 있다. 이어서, 상기 이미터영역, 베이스영역 및 컬렉터영역에 이르는 콘택들을 형성하는 단계를 수행함으로써 제 1 및 제 2 도전형 저항소자와 수직형 바이폴라 트랜지스터 및 상보형의 수평형 트랜지스터를 포함하는 반도체 장치를 형성할 수 있다.
본 발명의 반도체 장치 형성방법은 저항소자를 갖는 수직형 바이폴라 트랜지스터를 형성하는 방법에도 적용될 수 있는데, 본 발명에 따른 수직형 바이폴라 트랜지스터의 형성방법은 다음과 같다.
먼저 제 1 도전형 반도체 기판상에 제 2 도전형 에피택셜층을 형성하고, 상기 제 2 도전형 에피택셜층의 측면을 둘러싸는 제 1 도전형 확산영역, 상기 제 2 도전형 에피택셜층의 하부에 제 2 도전형 매몰층 및 제 2 도전형 에피택셜층내 상기 제 1 도전형 확산영역과 인접한 영역에 상기 에피택셜층의 상부로부터 상기 매몰층에 이르는 고농도의 제 2 도전형 싱크영역을 형성한다.
이어서, 상기 반도체 기판 상에 소자분리막을 형성하고, 상기 반도체 기판상에 제 1 도전형 베이스콘택, 제 2 도전형 이미터콘택 형성영역, 제 1 및 제 2도전형 저항소자 형성영역과 상기 에피택셜층 내에 상기 각 도전형의 이미터, 베이스, 컬렉터 형성영역을 정의한다. 상기 정의된 영역 중 제 2 도전형의 이미터콘택 및 컬렉터콘택 형성영역에 해당하는 상기 제 2 도전형 에피택셜층 상부의 소자분리막을 개구시키고 상기 개구된 소자분리막을 포함하는 반도체 기판의 전면에 폴리실리콘막을 형성한다.
상기 과정을 거쳐 폴리실리콘막이 형성된 반도체 기판 전면에 제 1 도전형 불순물로 이온주입하고, 상기 제 2 도전형의 이미터콘택 및 컬렉터콘택이 형성될 영역 및 제 2 도전형 저항소자가 형성될 영역을 개구시키는 이온주입마스크로 상기개구된 영역에 제 2 도전형 불순물을 이온주입한다.
이어서, 상기 제 1 도전형 베이스콘택 형성영역 및 상기 확산영역과 에피택셜층의 경계부를 개구시키는 식각마스크로 상기 노출된 폴리실리콘막을 식각하고, 상기 식각마스크 및 소자분리막을 이온주입마스크로 제 1 도전형 불순물을 이온주입한다. 상기 식각으로 인해 반도체 기판 상에 제 2 도전형 이미터, 컬렉터 폴리실리콘 패턴 및 제 1 및 제 2 도전형 저항패턴이 형성된다.
상기 식각마스크를 제거하고 상기 과정을 거쳐 상기 에피택시층과 폴리실리콘막에 주입된 불순물 이온들을 열처리함으로써, 상기 제 2 도전형 에피택셜층 내에 이미터영역, 베이스영역 및 컬렉터영역을 형성함과 동시에 제 1 및 제 2 저항소자를 형성한다. 이어서, 상기 이미터영역, 베이스영역 및 컬렉터영역에 이르는 콘택들을 형성하는 단계를 수행함으로써 저항소자를 갖는 수직형 바이폴라 트랜지스터를 형성할 수 있다.
이하 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상술한다.
본 실시예는 본 발명의 방법을 적용하여 반도체 기판 상에 수직형 바이폴라 트랜지스터와 상기 수직형(vertical) 바이폴라 트랜지스터와 상보형인 수평형(lateral) 바이폴라 트랜지스터 및 상이한 도전형을 갖는 저항소자를 구비하는 반도체 장치를 형성하는 방법을 설명하기 위한 것이다. 예컨대 반도체 기판이 p형 반도체 기판일 경우, 상기 반도체 장치는 수직형 npn 바이폴라 트랜지스터, 수평형 pnp 바이폴라 트랜지스터, n형 및 p형 저항을 포함하게 된다. 이하의 도면에서 수직형 바이폴라 트랜지스터가 형성될 영역 및 수평형 바이폴라 트랜지스터가 형성될 영역은 각각 참조부호 V와 L을 사용하여 나타내었다.
도 2a 내지 도 2c는 반도체 기판의 소정영역에 형성할 도전형 에피택셜층(103) 및 반도체 소자간을 전기적으로 차단시키는 소자분리영역들을 형성하는 과정을 설명하기 위한 단면도들이다. 여기서 도전형 에피택셜층(103)은 이미터, 베이스, 컬렉터가 형성될 영역이다. 상기 소자분리영역들은 에피택셜층(103)과 상보형의 도전형을 가지며, 상기 도전형 에피택셜층(103)의 하부에 형성되는 매몰층(101) 및 상기 도전형 에피택셜층(103)을 둘러싸는 외주면에 형성되어 상기 에피택셜층(103)간을 격리시키는 확산영역(102, 105)을 포함한다. 또한 상기 소자분리영역은 상기 에피택셜층(103)의 상부에서 상기 에피택셜층(103)간을 분리시켜 트랜지스터 소자가 형성될 영역을 정의하고 및 상기 에피택셜층(103) 내 트랜지스터를 구성하는 개별소자들, 즉 이미터, 베이스, 컬렉터를 전기적으로 분리시키는 소자분리막(108)을 포함한다.
먼저 도 2a를 참조하면, 매몰층(101)을 형성하기 위하여 제 1 도전형, 예컨대 p형 반도체 기판 상에 고농도의 제 2 도전형, 즉 n+형의 불순물을 반도체 기판에 이온주입한다. 이 과정을 구체적으로 살펴보면, 먼저 통상의 사진공정으로 반도체 기판 상에 수직형 바이폴라 트랜지스터가 형성될 영역(V) 및 수평형 바이폴라 트랜지스터 소자가 형성될 영역(L)을 정의하고 이를 개구시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 포토레지스트 패턴을 이온주입마스크로 하여 n형 불순물, 예컨대 비소(As) 이온을 통상의 방법으로 이온주입한다. 여기서 주입되는 불순물의 농도는 약 3 ×1015~ 5 ×1015atoms/cm2의 고농도가 되도록 한다.
계속 도 2a를 참조하면, 포토레지스트 패턴을 제거하고 하부확산영역(102)을 형성하기 위하여 상기 매몰층(101)과 상보형인 p+형의 불순물, 예컨대 보론이온을 고농도로 이온주입한다. 상기 이온주입은 별도의 사진공정을 통해 상기 매몰층(101)이 형성될 부분을 차폐시키는 포토레지스트 패턴(미도시)을 형성하고, 이를 식각마스크로 하여 이온주입을 실시한다. 주입되는 이온의 농도는 약 3 ×1015~ 5 ×1015atoms/cm2이 되도록 한다. 이상의 하부확산영역(102) 형성을 위한 이온주입은 매몰층(101)의 분리가 필요치 않은 경우에는 생략할 수 있다.
이어서, 도 2b를 참조하면, 상기 포토레지스 패턴을 제거하고, 이온주입이 완료된 반도체 기판을 열처리하여 매몰층(101) 및 하부확산영역(102)을 형성한다. 상기 열처리는 1100~1200℃의 온도에서 100~300분간 수행되는 것이 바람직하다.
도 2c를 참조하면, 상기 매몰층(101) 및 하부확산영역(102)이 형성된 반도체 기판 상에 제 2 도전형, 즉 n형의 에피택셜층을 형성한다. 상기 에피택셜층(104)은 반도체 기판면과 방향성을 유지하도록 실리콘을 에피택셜 성장시켜 형성한다. 상기 성장은 유기금속기상증착법(Metal Organic Chemical Vapor Deposition; MOCVD)와 같은 통상의 에피택시 성장법에 의해 형성된다. 여기서 상기 에피텍셜층(103)의 도핑은 성장과 동시에 인시츄(in-situ)로 수행되거나 별도의 이온주입공정을 거쳐 수행될 수 있다.
이어서, 상기 에피택셜층(103) 내에 싱크(sink)영역(104)을 형성하기 위해,고농도의 제 2 도전형, 즉 n+형의 불순물을 이온주입한다. 상기 싱크영역(104)은 각각 수직형 바이폴라 트랜지스터의 컬렉터콘택(미도시) 및 수평형 바이폴라 트랜지스터의 베이스콘택(미도시)가 형성될 영역이다. 이를 구체적으로 살펴보면, 통상의 사진공정으로 상기 싱크영역이 형성될 부분을 개구시키는 포토레지스트 패턴(미도시)을 형성하고, 이를 이온주입마스크로 하여 n형의 불순물, 예컨대 인(P)이온을 3 ×1015~ 5 ×1015atom/cm2의 농도로 이온주입한다.
계속 도 2c를 참조하면, 상기 싱크영역(104)의 이온주입이 완료된 후 상기 하부확산영역(102) 상부에 상부확산영역(105)을 형성하기 위해, 고농도의 제 1 도전형, 즉 p+형의 불순물을 이온주입한다. 이 상부확산영역(105)은 수직형 바이폴라 트랜지스터 및 수평형 바이폴라 트랜지스터가 형성될 상기 에피택셜층(103)간을 경계짓고 전기적으로 차단하기 위한 것이다. 이온주입과정은 통상의 사진공정을 통해 상기 하부확산영역(102) 상부를 개구시키는 포토레지스트 패턴(미도시)을 형성하고 이를 이온주입마스크로 사용하여 수행된다. 주입되는 이온으로는 보론(B)이온을 사용할 수 있으며, 주입농도는 3 ×1015~ 5 ×1015atom/cm2가 적당하다.
상기 이온주입이 완료된 뒤, 주입된 이온들의 열처리하여 싱크영역(104) 및 상부확산영역(105)을 형성한다. 열처리 온도 및 시간은 상기 에피택셜층(103)의 두께에 따라 달라지며, 약 1100~1200℃의 온도에서 100~300분 가량 열처리하는 것이 바람직하다.
계속 도 2c를 참조하면, 상기의 과정을 거쳐 형성된 반도체 기판상에 소자분리막(108)을 형성하여 필드(field)산화막(106)영역과 활성영역을 정의한다. 상기 소자분리막(108)은 통상의 공정, 즉 로코스공정(local oxidation of silicon; LOCOS) 또는 트렌치공정(trench method)을 통해 형성될 수 있다. 상기 로코스공정 및 트렌치공정에 대해서는 이 분야의 숙련자에게는 통상의 지식에 속하는 것이므로 이에 대해서는 별도의 설명을 하지 않는다. 상기의 과정을 거쳐 각 트랜지스터간의 경계부, 수직형 바이폴라 트랜지스터 영역(V)의 싱크영역(104)과 에피택셜층(103)의 경계부, 수평형 바이폴라 트랜지스터 영역(L)의 싱크영역(104)과 에피택셜층(103)의 경계부 및 상기 수평형 바이폴라 트랜지스터 영역(L)의 에피택셜층(103)에도 적절한 위치에 필드산화막(106)이 형성된다. 수평형 바이폴라 트랜지스트 영역(L)에서는 컬렉터가 이미터를 둘러싸고 있기 때문에 이미터와 컬렉터가 형성될 영역의 경계부에도 필드산화막(106)이 형성된다. 상기 활성영역에도 소자분리막공정의 결과로 얇은 산화막(107)이 형성되는데, 통상 산화막(107)과 상기 산화막(107)에 대한 완충막 또는 확산방지막의 역할을 하는 질화막으로된 이중막이 형성된다.
이하에서는 도 2d 내지 도 2h를 참조하여 상기 소자분리영역(101, 102, 105, 108) 및 상기 에피택셜층(103)이 형성된 반도체 기판에 트랜지스터를 구성하는 개별소자, 즉 이미터영역, 베이스영역, 컬렉터영역 및 저항영역을 형성하는 과정을 설명한다.
먼저, 도 2d를 참조하면, 상기 소자분리막(108)이 형성된 반도체 기판(100) 상에 통상의 사진공정으로 제 2 도전형, 즉 n형의 이미터콘택 형성영역(En), 베이스콘택 형성영역(Bn) 및 컬렉터콘택 형성영역(Cn)을 개구시키는 포토레지스트 패턴(미도시)을 형성한다. 따라서 수직형 바이폴라 트랜지스터 영역(V)에서는 이미터콘택 형성영역(En) 및 컬렉터콘택 형성영역(Cn)이 개구되고, 수평형 바이폴라 트랜지스터 영역(L)에서는 베이스콘택 형성영역(Bn)이 개구된다.
이어서, 상기 포토레지스트 패턴을 식각마스크로 하여 상기 활성영역의 소자분리막(107)을 식각하여 상기 에피택셜층(103)을 노출시킨다. 상기 포토레지스트 패턴을 제거한 뒤, 상기 반도체 기판 전면에 걸쳐 폴리실리콘막(109)을 증착한다. 폴리실리콘막(109)은 통상의 방법, 즉 화학기상증착법에 의해 증착될 수 있고, 증착되는 폴리실리콘막(109)의 두께는 약 2000~4000Å이 적당하다.
도 2e를 참조하면, 상기 필드산화막(106)을 이온주입마스크로 하여 반도체 기판(100)의 전면에 저농도의 제 1 도전형 불순물, 즉 p-형의 도전형 불순물을 이온주입한다(제 1 단계 이온주입공정). 여기서 상기 도전형 불순물로는 보론(B)이 적당하다. 이 과정을 통해 상기 폴리실리콘막(109) 내부, 상기 에피택셜층(103) 상부 및 싱크영역(104) 상부에 저농도의 불순물 영역이 형성된다. 도 2e에서 "o" 기호는 p형 도전형 불순물이 도핑된 영역을 도시한다. 상기 폴리실리콘막(109)에 주입된 불순물 중 참조부호 Rp가 지시하는 영역에 주입된 불순물은, 후속공정을 거쳐 p형 저항을 형성하게 되고, 수직형 바이폴라 트랜지스터 영역(V)의 상기 에피택셜층(103)으로 주입된 불순물은 후속공정을 거쳐 하부 베이스영역을 형성하게 된다. 따라서, 상기 이온주입되는 불순물의 농도는 상기 제 2 도전형 에피택셜층(103)의도전형 불순물 농도보다는 높아야 한다. 그러나, 상기 이온주입으로 인하여 싱크영역(104)의 도전형이 바뀌지 않도록 싱크영역(104)의 제 2도전형의 불순물의 농도보다는 충분히 낮아야 한다. 이를 위해서 주입된 불순물 농도는 약 5 ×1013~ 9 ×1013atom/cm2가 적당하다. 상기 제 1 단계의 이온주입공정과 동시에 이루어지는 하부 베이스 영역 형성을 위한 이온주입은 폴리실리콘막을 형성하는 공정 전에 이루어질 수 있다. 다시 말하면, 도 2d와 관련하여 설명한 제 2 도전형 영역(En, Cn, Bn)을 개구시키는 포토레지스트 패턴이 형성된 직후 및 상기 포토레지스트 패턴으로 폴리실리콘막을 식각한 후에 행해질 수도 있다. 또한, 하부 베이스 영역 형성을 위한 이온주입공정은 도 2c의 구조가 형성된 직후에 수행될 수도 있는데, 이 경우 약 1×1013 ~ 9×1013 atom/cm2의 농도로 마스크 없이 기판의 전면에 걸쳐 이온주입하여 수행될 수 있다.
종래에는 베이스 영역의 도핑을 위해 별도의 사진공정을 수행하여 베이스 영역을 개구시키는 포토레지스트 패턴을 형성한 뒤, p형 이온을 이온주입하고 이어서, 상기 포토레지스트 패턴을 제거하고 폴리실리콘막을 증착하는 공정을 수행하였다. 이 경우 폴리실리콘막에 p형 불순물을 도핑하여 저항소자를 형성하기 위해 이온주입마스크 제작을 위한 또 하나의 사진공정을 거쳐야 했었다. 그러나, 이상의 이온주입공정에 따르면, 폴리실리콘막을 기판 전면에 형성한 후 별도의 사진공정없이 한번의 이온주입으로 p형 저항 및 하부 베이스 영역의 불순물 도핑이 가능하므로 종래기술에 비해 두 번의 사진공정을 생략하는 효과를 거둘 수가 있다.
이어서, 도 2f를 참조하면, 제 2 도전형의 불순물의 도핑이 필요한 영역, 즉 n형 저항이 형성될 영역(Rn)과 수직형 바이폴라 트랜지스터 영역(V)의 이미터 콘택 형성영역(En), 컬렉터콘택 형성영역(Cn) 및 수평형 바이폴라 트랜지스터 영역(L)의 베이스콘택 형성영역(Bn)에 고농도의 비소(As)이온을 이온주입한다. 이온주입과정은 앞서와 같은 통상의 사진공정으로 상기 영역들을 개구시키는 포토레지스트 패턴(111)을 형성하여 이를 이온주입마스크로 이온주입을 행한다(제 2 단계 이온주입공정). 주입되는 이온의 농도는 약 5 ×1015~ 9 ×1015atom/cm2가 적당하다. 상기 포토레지스트 패턴(111)으로 개구된 폴리실리콘막(109) 중 n형 저항 형성영역(Rn)은 이미 전단계에서 p-형 불순물이 도핑되어 있는 상태이지만 본 공정에서 고농도의 n+형 불순물을 도핑함으로써 결과적으로 n형의 도전형을 가지게 된다. 도 2f에서 "x" 기호는 n형 불순물이 도핑된 영역을 도시한 것이며, 주입농도차를 드러내도록 상기 제 1 단계 이온주입공정의 p형 불순물("o"로 도시)보다 도시된 빈도를 높게 하였다.
이어서, 도 2g를 참조하면, 상기 포토레지스트 패턴(111)을 제거하고, 상기 폴리실리콘막을 패터닝하여 수직형 바이폴라 트랜지스터의 이미터 폴리실리콘패턴(114), 컬렉터 폴리실리콘패턴(115)와 수평형 바이폴리 트랜지스터의 베이스 폴리실리콘패턴(117) 및 n,p형 저항패턴(116, 113)을 형성한다. 상기 패터닝은 통상의 사진공정으로 포토레지스트 패턴(112)을 형성하고 이를 식각마스크로 하여 폴리실리콘막을 식각함으로써 수행된다. 상기 식각은 실리콘 산화막에 비해 실리콘의 식각선택비가 높은 조건으로 습식식각이나 반응성 이온식각공정을 통해 수행될 수 있다.
상기의 과정을 통해 수직형 바이폴라 트랜지스터 영역(V)에 형성된 이미터 폴리실리콘패턴(114)은 후속의 베이스영역 이온주입공정에서 주입되는 제 1 도전형, 즉 p형 불순물에 대한 이온주입마스크로써의 역할을 하므로 이온주입에 의한 도핑영역을 결정하게 되어 그 크기를 적절하게 조절할 필요가 있다. 이에 대해서는 후술하는 공정에서 설명한다.
계속 도 2g를 참조하면, 상기 포토레지스트 패턴(112) 및 폴리실리콘패턴(114, 115, 117)을 이온주입마스크로 하여 고농도의 제 1 도전형, 즉 p+형의 불순물을 이온주입한다(제 3 단계 이온주입공정). 상기 이온주입은 후속의 열처리공정을 통해 수직형 바이폴라 트랜지스터 영역(L)에 형성될 이미터영역의 측벽에 고농도의 베이스영역을 형성함으로써 이미터 전류가 n형 에피택시층(103)으로 누설되는 것을 방지하고 트랜지스터의 이미터전류가 수직방향으로만 흐르도록 하기 위한 것이다. 또한 상기 이온주입에 의해 수평형 바이폴라 트랜지스터 영역(L)에서는 이미터콘택 형성영역(Ep) 및 컬렉터콘택 형성영역(Cp)에 고농도의 p형 불순물이 주입된다. 상기의 이온주입에 의해 제 2 도전형 에피택셜층(103)의 상부에 주입된 p형 불순물의 농도가 높아지는데, 이를 기호"o"의 도시된 빈도를 통해 도면상에 나타내었다.
이상의 3단계의 이온주입과정을 거쳐 상기 수직형 바이폴라 트랜지스터영역(V)의 이미터콘택 형성영역(En)에 해당하는 제 2 도전형 에피택셜층 상부에는 상이한 도전형의 불순물들이 주입되며, 상기 이미터콘택 형성영역(Ep) 주위에는 고농도의 p형 불순물이 주입되게 된다.
이어서, 도 2h를 참조하면, 상기 폴리실리콘막을 패터닝하기 위한 포토레지스트 패턴(112)을 제거하고 상기 반도체 기판(100)을 약 950~1050℃의 온도에서 약 30~60분간 열처리한다. 상기 열처리를 통해 상기 에피택셜층(103) 내에 주입된 불순물을 확산시켜 이미터영역(118, 121), 베이스영역(119, 120) 및 컬렉터영역(122) 형성한다. 앞서 설명한 바와 같이 3단계 이온주입과정을 통해 상기 수직형 바이폴라 트랜지스터 영역(V)의 이미터콘택 형성영역(En)에는 상이한 도전형의 불순물이 주입되어 공존한다. 여기서, n형 불순물은 예컨대, 비소이고 p형 불순물은 보론이므로 상기 열처리 과정에서 보론의 확산속도가 p형 불순물, 예컨대 비소보다 빠르므로 이미터영역(118)에 해당하는 제 2 도전형 에피택셜층(103)의 상부는 n형 불순물영역으로 되고, 상기 n형 불순물하부에 낮은 농도의 p형 불순물영역, 즉 하부베이스영역(119)이 형성된다. 한편 이미터영역의 주위에 주입된 고농도의 p형 불순물이온은 확산하여 고농도의 측면베이스영역(120)을 형성하게 된다. 또한 상기 폴리실리콘 패턴내에 주입된 불순물은 확산하여 제 1 및 제 2 도전형 저항소자(113, 116)를 형성한다.
앞서 언급한 바와 같이 상기 수직형 바이폴라 트랜지스터 영역(V)의 이미터 폴리실리콘패턴(113)의 폭은 트랜지스터의 동작에 있어서 중요한 영향을 미치는데,이를 도 3을 참조하여 설명한다. 도 3은 본 발명의 방법을 통해 n형 에피택셜층 내에 도핑된 불순물 이온들을 열처리하여 n형 이미터영역(A), p+형 측면베이스영역(B1, B2) 및 p형 하부베이스영역(C)이 형성된 수직형 바이폴라 트랜지스터의 단면 구조를 도시한 것이다. 도 3에서 도 2g와 동일한 참조부호는 동일한 요소를 지칭한다. 이미터 폴리실리콘패턴(114)과 필드산화막(106)과의 간격(d)은 고농도의 p+형 불순물이 이온주입되는 범위를 결정하게 되는데, 이 간격이 너무 클 경우에는 이미터영역(A)의 측면에 형성되는 측면베이스영역(B1)의 폭이 커져서 열처리시 이미터 영역으로 확산하여 실질적인 이미터 면적감소를 가져와 이미터 효율을 감소시킬 수 있다. 한편, 이 간격이 너무 작을 경우에는 베이스의 접촉저항이 커지는 문제가 발생할 수 있다. 따라서 상기 이미터 폴리실리콘패턴(114)의 형성시 필드산화막과의 간격(d)은 트랜지스터의 동작이 원활히 이루어지도록 적절한 크기로 패터닝되어야 한다.
도 2i 내지 도 2j는 후속공정으로 제 2 도전형의 이미터 폴리실리콘패턴(112), 컬렉터 폴리실리콘패턴(115) 및 베이스 폴리실리콘패턴(117), 제 1 도전형의 이미터영역(121), 컬렉터영역(122), 베이스영역(120)에 콘택 및 전극을 형성하는 과정을 도시한 단면도이다. 먼저, 도 2i를 참조하면, 상기의 전과정을 거친 반도체 기판의 전면에 걸쳐 층간절연막(119)을 형성한다. 상기 층간절연막(119)으로는 통상의 화학기상증착법으로 증착된 저온실리콘산화막으로 형성될 수 있다. 이어서, 상기 층간절연막(119)을 패터닝하여 트랜지스터의 각 개별소자에 연결되는 콘택홀을 형성한다. 상기 콘택홀은 통상의 사진공정을 적용하여 이미터콘택 형성영역(Ep, En), 베이스콘택 형성영역(Bn, Bp) 및 컬렉터콘택 형성영역(Cn, Cp)을 개구시키는 포토레지스트 패턴(118)을 형성한 뒤, 이를 식각마스크로 하여 상기 층간절연막(119) 및 활성영역의 소자분리막(107)을 식각하여 형성된다. 이 때 식각종료점은 폴리실리콘패턴(114, 115, 117) 또는 실리콘 에피택셜층(103)이 되므로, 상기 층간절연막(109) 및 활성영역의 소자분리막(107)이 실리콘산화막일 경우 실리콘보다 실리콘 산화막에 대해 식각선택비가 높은 식각조건으로 상기 실리콘산화막을 식각하는 것이 가능하다.
도 2j를 참조하면, 상기 반도체 기판 전면에 도전성물질을 증착하여 상기 콘택홀을 매립한다. 상기 콘택홀 상부로 노출된 도전성금속을 패터닝하여 트랜지스터 소자를 연결하는 금속배선(121 내지 126)을 형성한다.
이상의 실시예에서는 수직형 바이폴라 트랜지스터와 상기 수직형 바이폴라 트랜지스터를 동시에 형성하는 방법을 설명하였다. 그러나, 상기의 방법은 특별한 조작없이도 수직형 바이폴라 트랜지스터를 형성하는데에도 그대로 적용될 수 있다.
본 발명에 따르면, 수직형 바이폴라 트랜지스터영역 내의 하부베이스 형성영역에 이온주입하는 공정을 별도의 마스크없이 수행할 수 있게 되고, 폴리실리콘 패터닝공정과 수직형 바이폴라 트랜지스터영역 내의 측면베이스 형성영역에 이온주입하는 공정을 하나의 마스크로 수행할 수 있게 되므로 사진공정의 수를 감소시킬 수 있을 뿐만 아니라 하부베이스 영역의 형성시 발생하는 오정렬을 방지할 수 있으므로 트랜지스터의 베이스 저항 및 트랜지스터 동작속도 측면에서 종래의 방법에 비해 뛰어난 특성을 나타낸다.
Claims (16)
- 수직형 바이폴라 트랜지스터 및 상기 수직형 트랜지스터소자와 상보형인 수평형 바이폴라 트랜지스터 형성 영역이 정의된 제 1 도전형 반도체 기판을 준비하는 단계;상기 각 트랜지스터가 형성될 영역에 해당하는 상기 제 1 도전형의 반도체 기판 상에 제 2 도전형 에피택셜층을 형성하고, 상기 제 2 도전형 에피택셜층의 측면을 둘러싸는 제 1 도전형 확산영역, 상기 제 2 도전형 에피택셜층의 하부에 제 2 도전형 매몰층 및 제 2 도전형 에피택셜층내 상기 제 1 도전형 확산영역과 인접한 영역에 상기 에피택셜층의 상부로부터 상기 매몰층에 이르는 고농도의 제 2 도전형 싱크영역을 형성하는 단계;상기 에피택셜층이 형성된 반도체 기판 상에 소자분리막을 형성하고 상기 반도체 기판상에 제 1 및 제 2 도전형 이미터콘택, 베이스콘택 및 컬렉터콘택 형성영역, 제 1 및 제 2도전형 저항소자 형성영역 및 상기 에피택셜층 내에 제 1 및 제 2 도전형 이미터, 베이스, 컬렉터 형성영역을 정의하는 단계;상기 소자분리막을 식각하여 상기 제 2 도전형의 이미터콘택, 베이스콘택 및 컬렉터콘택 형성영역에 해당하는 상기 제 2 도전형 에피택셜층상부를 개구시키는 단계;상기 개구된 소자분리막을 포함하는 반도체 기판의 전면에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막이 형성된 반도체 기판 전면에 제 1 도전형 불순물로 상기 폴리실리콘막 및 상기 제 2 도전형 에피택셜층 상부에 이온주입하는 제 1 도핑단계;상기 제 2 도전형의 이미터콘택, 베이스콘택, 컬렉터콘택이 형성될 영역 및 제 2 도전형 저항소자가 형성될 영역을 개구시키는 이온주입마스크로 상기 개구된 영역에 제 2 도전형 불순물을 이온주입하는 제 2 도핑단계;상기 제 1 도전형의 이미터, 베이스, 컬렉터가 형성될 영역 및 상기 확산영역과 상기 에피택셜층의 경계부를 개구시키는 식각마스크로 상기 노출된 폴리실리콘막을 식각함으로써, 제 2 도전형 이미터, 베이스, 컬렉터 폴리실리콘 패턴 및 제 1 및 제 2 도전형 저항패턴을 형성하는 단계;상기 식각마스크 및 소자분리막을 이온주입마스크로 제 1 도전형 불순물을 이온주입하는 제 3 도핑단계;상기 식각마스크를 제거하고 상기 제 1 내지 제 3 도핑단계를 거쳐 주입된 불순물 이온들을 열처리함으로써, 상기 제 2 도전형 에피택셜층 내에 이미터영역, 베이스영역 및 컬렉터영역을 형성함과 동시에 제 1 및 제 2 저항소자를 형성하는 단계; 및상기 이미터영역, 베이스영역 및 컬렉터영역에 이르는 콘택들을 형성하는 단계를 포함하여 제 1 및 제 2 도전형 저항소자와 수직형 바이폴라 트랜지스터 및 상보형의 수평형 트랜지스터를 포함하는 반도체 장치의 형성방법.
- 제 1 항에 있어서, 상기 제 1 도핑단계의 제 1 도전형 불순물의 확산속도가 상기 제 2 도핑단계의 제 2 도전형 불순물의 확산속도보다 큰 것을 특징으로 하는 반도체 장치의 형성방법.
- 제 2 항에 있어서, 상기 제 1 도핑단계의 제 1 도전형 불순물은 보론이고, 상기 제 2 도핑단계의 제 2 도전형 불순물은 비소인 것을 특징으로 하는 반도체 장치의 형성방법.
- 제 1 항에 있어서, 상기 제 1 도핑단계의 제 1 도전형 불순물의 주입농도는 상기 제 2 도핑단계의 제 2 도전형 불순물의 주입농도보다 낮은 것을 특징으로 하는 반도체 장치의 형성방법.
- 제 2 항에 있어서, 상기 제 1 도핑단계의 이온주입농도는 약 5 ×1013~ 9 ×1013atom/cm2이고, 상기 제 2 도핑단계의 이온주입농도는 약 5 ×1015~ 9 ×1015atom/cm2인 것을 특징으로 하는 반도체 장치의 형성방법.
- 제 1 항에 있어서, 상기 제 2 도핑단계의 이온주입마스크는 포토레지스트막인 것을 특징으로 하는 반도체 장치의 형성방법.
- 제 1 항에 있어서, 상기 폴리실리콘막 식각단계의 식각마스크는 포토레지스트막인 것을 특징으로 하는 반도체 장치의 형성방법.
- 제 1 항에 있어서, 상기 폴리실리콘막 형성단계 전에 하부 베이스 영역 형성을 위하여 제 1 도전형의 불순물로 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성방법.
- 제 1 도전형의 반도체 기판 상에 제 2 도전형 에피택셜층을 형성하고, 상기 제 2 도전형 에피택셜층의 측면을 둘러싸는 제 1 도전형 확산영역, 상기 제 2 도전형 에피택셜층의 하부에 제 2 도전형 매몰층 및 제 2 도전형 에피택셜층내 상기 제 1 도전형 확산영역과 인접한 영역에 상기 에피택셜층의 상부로부터 상기 매몰층에 이르는 고농도의 제 2 도전형 싱크영역을 형성하는 단계;상기 에피택셜층이 형성된 반도체 기판상에 소자분리막을 형성하고, 상기 반도체 기판상에 제 1 도전형 베이스콘택, 제 2 도전형 이미터콘택 및 컬렉터콘택 형성영역, 제 1 및 제 2 도전형 저항소자 형성영역과 상기 에피택셜층 내에 상기 각 도전형의 이미터, 베이스 및 컬렉터 형성영역을 정의하는 단계;상기 소자분리막을 식각하여 상기 제 2 도전형 이미터콘택 및 컬렉터콘택에 해당하는 상기 제 2 도전형 에피택셜층을 개구시키는 단계;상기 개구된 소자분리막을 포함하는 반도체 기판의 전면에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막이 형성된 반도체 기판 전면에 제 1 도전형 불순물로 상기 폴리실리콘막 및 상기 제 2 도전형 에피택셜층 상부에 이온주입하는 제 1 도핑단계;상기 제 2 도전형 이미터콘택 및 컬렉터콘택 형성영역과 제 2 도전형 저항 형성영역을 개구시키는 이온주입마스크로 상기 개구된 영역에 제 2 도전형 불순물을 이온주입하는 제 2 도핑단계;상기 제 1 도전형의 베이스콘택 형성영역 및 상기 확산영역과 상기 에피택셜층의 경계부를 개구시키는 식각마스크로 상기 노출된 폴리실리콘막을 식각함으로써, 제 2 도전형 이미터, 컬렉터 폴리실리콘패턴과 제 1 및 제 2 도전형 저항패턴을 형성하는 단계;상기 식각마스크 및 소자분리막을 이온주입마스크로 하여 제 1 도전형 불순물을 이온주입하는 제 3 도핑단계;상기 식각마스크를 제거하고 상기 제 1 내지 제 3 도핑단계를 거쳐 주입된 불순물 이온들을 열처리함으로써, 상기 제 2 도전형 에피택셜층 내에 제 2 도전형 이미터 영역, 컬렉터 영역 및 제 1 도전형 베이스영역을 형성하는 단계; 및상기 이미터 영역, 베이스 영역 및 컬렉터 영역에 이르는 콘택들을 형성하는 단계를 포함하는 제 1 및 제 2 도전형 저항소자를 갖는 수직형 바이폴라 트랜지스터 형성방법.
- 제 9 항에 있어서, 상기 제 1 도핑단계의 제 1 도전형 불순물의 확산속도가 상기 제 2 도핑단계의 제 2 도전형 불순물의 확산속도보다 큰 것을 특징으로 하는 수직형 바이폴라 트랜지스터 형성방법.
- 제 10 항에 있어서, 상기 제 1 도핑단계의 제 1 도전형 불순물은 보론이고, 상기 제 2 도핑단계의 제 2 도전형 불순물은 비소인 것을 특징으로 하는 수직형 바이폴라 트랜지스터 형성방법.
- 제 9 항에 있어서, 상기 제 1 도핑단계의 제 1 도전형 불순물의 주입농도는 상기 제 2 도핑단계의 제 2 도전형 불순물의 주입농도보다 낮은 것을 특징으로 하는 수직형 바이폴라 트랜지스터 형성방법.
- 제 12 항에 있어서, 상기 제 1 도핑단계의 이온주입농도는 약 5 ×1013~ 9 ×1013atom/cm2이고, 상기 제 2 도핑단계의 이온주입농도는 약 5 ×1015~ 9 ×1015atom/cm2인 것을 특징으로 하는 수직형 바이폴라 트랜지스터 형성방법.
- 제 9 항에 있어서, 상기 제 2 도핑단계의 이온주입마스크는 포토레지스트막인 것을 특징으로 하는 수직형 바이폴라 트랜지스터 형성방법.
- 제 9 항에 있어서, 상기 폴리실리콘막 식각단계의 식각마스크는 포토레지스트막인 것을 특징으로 하는 수직형 바이폴라 트랜지스터 형성방법.
- 제 9 항에 있어서, 상기 폴리실리콘막 형성단계 전에 하부 베이스 영역 형성을 위하여 제 1 도전형의 불순물로 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성방법.
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