KR20020027535A - 비터비 복호기용 에이시에스 유니트 - Google Patents

비터비 복호기용 에이시에스 유니트 Download PDF

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KR20020027535A
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Abstract

ACS유니트를 비터비 복호기용으로 제안한 것으로서, 트렐리스 다이어그램에서의 시간 단계의 두 개 상태에 대한 경로 매트릭스를 결정하고, 트렐리스 다이어그램에서 버터플라이 구조를 이루며 이전 시간단계의 두 개 상태에 대하여 분기를 통하여 연결된 두 개 상태의 경로 매트릭스간의 차이(Γ)와, 이에 대응하는 분기 매트릭스간의 차이(Λ)를 서로 비교하기 위하여 제안된 것이다.
상기 ACS유니트는 두 개의 차이를 갖는 수학적 기호(sg(Γ), sg(Λ))들이 평가됨에 따라 단순화되어진다.

Description

비터비 복호기용 에이시에스 유니트{ACS unit for a Viterbi decoder}
비터비 복호기는 널리 알려져 있는 디지탈 이동 무선 수신기에 이용되고 있다. 비터비 복호기는 채널-부호(channel-coded)된, 특히 길쌈 부호(convolution-coded)된 이동 무선 신호를 복호시키는데 사용되는 최대 공산(公算) 복호기(maximum likelihood decoder)를 말한다.
상기 채널을 부호화시키는 동안, 전송의 신뢰성을 증대시키기 위하여 여분의 정보가 트랜스미터(transmitter)의 전송될 부호에 더해지게 된다.
그러나, 이동 무선 신호가 전송될 때, 노이즈(noise)가 이동 무선 신호에 겹쳐지게 된다.
따라서, 상기 수신기의 목적은 모든 가능한 전송 순서(sequences)로부터 실제 전송 순서와 가장 일치하는 전송 신호로서 찾아진 수신된 순서를 이용하는데 있다. 이러한 목적은 상기 비터비 복호기에 의하여 수행된다.
채널 부호화를 위하여 사용되는 부호화 법칙은 트렐리스 다이어그램(trellis diagram)으로 설명될 수 있다.
상기 비터비 복호기는 트렐리스 다이어그램의 해당 경로를 결정하는 매트릭스로 불리우는 것을 측정하는 바, 상기 트렐리스 다이어그램은 복호기의 각 배열에 따라 가장 크거나 가장 작은 경로 매트릭을 갖는다.
다음으로, 상기 복호된 순서가 트렐리스 다이어그램의 해당 경로를 기반으로 하여 결정되어 전송될 수 있다.
이하, 비터비 복호기의 원리는 상세하게, 또는 간략하게 설명된다.
도 4는 시간 t...t+3, 에서 4개의 서로 다른 상태, 예를들어 비트상태 '00', '10', '01', '11'과 일치하는 상태를 갖는 각 경우의 트렐리스 다이어그램을 보여주고 있다.
각 심볼 순서는 트렐리스 다이어그램의 해당 경로에 할당된다.
각 경우의 경로는 두 개의 연속적인 상태간의 분기(branches)순서를 포함한다.
이 경우의 각 분기는 두 개의 연속적인 상태, 예를들어, 이진수값 '0'을 갖는 수신된 부호와 일치하는 하나의 상태로부터 근원하는 상부분기와, 이진수값 '1'을 갖는 수신된 부호와 일치하는 동일 상태로부터 근원하는 하부분기간의 상태 전이를 나타내는 부호이다.
분기 매트릭(BM)가 할당된 각각의 상태 전이는 전송된 부호와 대응한다.
상기 분기 매트릭은 다음과 같이 정의된다:
이러한 경우에서, rt는 시간 t에서 수신된 부호와 대응하고, yt는 시간 t의 시간함수로서, 기대 전송된 부호와 대응한다.
또한, 상기 트렐리스 다이어그램을 지나는 각 경로는 경로 매트릭에 시간 또는 시간 단계 t까지 할당된다.
특히, 도 4에 도시된 상기 트렐리스 다이어그램은 버터플라이 구조로 명명되는 트렐리스 다이어그램이다.
이 의미는 트렐리스 다이어그램에서 시간 단계 t+1을 갖는 두 개의 상태가 이전 시간단계 t로부터의 두 개 상태에 각각 할당됨을 의미하고, 이때 상기 이전 시간단계 t는 동일하게 된 각 경우의 다른 상태로부터 근원하는 분기중 두 개의 분기 매트릭스와 함께 상기 시간시간 단계 t+1에서 최초 언급된 상태를 안내하는 분기를 포함한다.
따라서, 도 4에 도시된 상태들은 경로 매트릭스,,,가 할당되어, 버터플라이 구조를 형성한다.
즉, 경로 매트릭를 갖는 상태에서 경로 매트릭를 갖는 상태까지 분기를 위한 분기 매트릭은 경로 매트릭을 갖는 상태에서 경로 매트릭을 갖는 상태까지 분기를 위한 분기 매트릭와 일치한다.
반면에, 경로 매트릭을 갖는 상태에서 경로 매트릭를 갖는 상태까지 분기를 위한 분기 매트릭은 경로 매트릭을 갖는 상태에서 경로 매트릭를 갖는 상태까지 분기를 위한 분기 매트릭과 일치한다.
이러한 경우에서, 일반적으로는 시간 단계 t에서 상태 s에 할당된 경로 매트릭을 지시하고,는 시간 t에서 신호 s와 대응하는 상태전이에 대한 분기 매트릭을 지시한다.
상기 비터비 복호기는 가장 최적의 경로 매트릭을 갖는 경로를 결정하기 위하여 상기 트렐리스 다이어그램을 사용하여야 한다. 일반적으로서, 규정에 의하면 가장 작은 경로 매트릭을 갖는 경로를 말한다.
특정 상태를 안내하는 경로의 각 경로 매트릭은 시간에서 이전상태의 경로 매트릭과, 이전상태에서 특정상태까지 안내하는 분기용 분기 매트릭으로 구성된다.
이러한 의미는 모든 가능한 경로들과 트렐리스 다이어그램의 경로 매트릭을 평가하고 결정할 필요가 없음을 의미한다.
대신에, 상기 시간까지 최적의 경로 매트릭을 갖는 경로가 트렐리스 다이어그램에서 각 시간 단계 및 각 상태를 위하여 결정된다. 상기 상태를 안내하는 모든 다른 경로는 무시될 수 있다.
따라서, 각 시간 단계동안, 서바이버(survivor) 경로의 수는 다른 상태의 수와 일치한다.
상술한 내용은 하나의 분기를 경유하는 상태 s와 연결된 이전 시간단계 t의 경로 매트릭스를 기반으로 하는 경로 매트릭의 측정을 명확하게 해준다.
그에따라, 상기 경로 매트릭스는 비터비 복호기의 추가 비교 선택 유니트(ACS(Add Compare Select) unit)에 의하여 수행되는 순환적인 알고리즘에 의하여 측정될 수 있다.
도 5는 전형적인 비터비 복호기의 배열을 보여주고 있다.
상기 ACS유니트 이외에, 비터비 복호기는 분기 매트릭 유니트(BMU:Branch metric unit)와 서바이버 메모리 유니트(survivor memory unit)를 포함한다.
상기 분기 매트릭 유니트의 목적은 수신된 부호와 트렐리스 다이어그램에서 대응하는 상태 전이를 발생시키는 부호간의 차이를 측정하는 분기 매트릭스를 계산하는데 있다.
상기 분기 매트릭 유니트에 의하여 측정된 분기 매트릭스는 최적의 경로(서바이버 경로)를 결정하기 위하여 ACS유니트에 제공되고, 동시에 상기 서바이버 메모리 유니트는 서바이버 경로들을 저장하며, 그에따라 끝부분에서, 최적의 경로 매트릭을 갖는 서바이버 경로를 기반으로 하여 복호 처리가 수행되어진다.
상기 경로와 관련된 부호 순서는 실질적으로 전송된 순서와 일치하는 가장 높은 가능성을 갖는다.
종래의 ACS유니트의 프로세서 요소(1)는 도 6에 도시한 실시예에 나타낸 바와 같이 설계될 수 있다. 이 경우에서, 트렐리스 다이어그램의 각 상태는 분리형 프로세서 요소(1)에 의하여 평가되는 것으로 추측된다.
상기 프로세서 요소(1)의 기능은 트렐리스 다이어그램에서 하나의 상태를 안내하는 두 개의 상호 경합되는 경로로부터 최적의 다시말해서 가장 낮은 경로 매트릭을 갖는 경로를 선택하는데 있다.
다음으로, 상기 상태를 안내하는 서바이버 경로용 저장값과 이것의 경로 매트릭이 업데이트된다.
도 4에 도시한 트렐리스 다이어그램에서 보는 바와 같이, 시간 단계 t+1에서 각 상태 s는 대응하는 이전 상태와 상부분기와 하부분기에 의하여 연결된다.
상기 상태 s 와 대응하는 서바이버 경로를 결정하기 위하여, 상기 상태 s까지 상부분기에 의하여 안내되는 경로의 경로 매트릭은 상태 s와 하부분기에 의하여 안내되는 경로의 경로 매트릭과 비교되어야 한다.
다시 말해서, 도 6에 도시한 상기 프로세서 요소의 기능은 경로 매트릭을 갖는 서바이버 경로를 결정하기 위하여, 경로 매트릭를 갖는 이전의 '상부(upper)'상태와 경로 매트릭을 갖는 '상부(upper)'분기에 의하여 안내되고, 합계와 일치하는 경로 매트릭을 가지는 경로를 선택하거나, 또는 경로 매트릭를 갖는 하부(lower)상태와 경로 매트릭을 갖는 하부분기에 의하여 안내되고, 합계와 일치하는 경로 매트릭을 가지는 경로를 선택하는데 있다.
상술한 상기 프로세서 요소의 동작은 예를들어 도 6에 도시한 회로에 의하여 실행될 수 있는데, 가능한 경로 매트릭스는 가산기(14,15)에 의하여 계산되고, 비교기(16)에 의하여 비교되는 바, 비교 결과치에 의거하여, 두 개의 가산기(14 또는 15)에 의하여 계산된 합계중 보다 작은 값이 멀티플렉서(17)의 보조와 함께 경로 매트릭로서 보내어진다.
도 7은 도 4에 실시예로서 도시된 트렐리스 다이어그램을 적용을 위하여, 분기 매트릭 유니트 및 서바이버 메모리 유니트에 대한 ACS유니트의 연결과 그 전체 배열을 보여준다.
시간 단계 t에서 상태 s를 위하여 계산된 각 결과치는 시간의 연속적인 상태를 위한 경로 매트릭의 측정용 원리를 형성하기 때문에, 도 7에 도시한 바와 같이 중간 레지스터(18)를 경유하는 프로세서 요소(1)의 피드백이 요구된다.
개개의 프로세서 요소(1)에서 서바이버 경로 유니트까지 제공된 결정 또는 신호값은 콜렉트 서바이버 경로 및 이들의 경로 매트릭에 대한 저장 및 선택을 인가한다.
상술한 ACS유니트는 비터비 복호기의 가장 계산적이고 집약적인 구성이다. 이 유니트는 가장 큰 표면적을 차지하고, 가장 높은 전력을 필요로 한다.
이동 주파수 기술영역에 적용하기 위하여, 상기 경우의 ACS유니트의 복잡성은 이동 주파수 신호의 채널 부호화에 사용되는 각각의 코드의 복잡성과 함께 지수적으로 증가하게 된다.
따라서, ACS에 적용되는 회로 복잡성을 가능한 단순하게 유지시키기 위한 근복적인 필수조건이 요구된다.
그에따라, 1999년 올랜드, IEEE ISCAS 컨퍼런스에서 Chi-ying Tsui, Roger S.K Cheng, Curtis Ling에 의한 "비터비 복호기용 저전력 ACS 유니트 설계(Low Power ACS Unit Design For The Viterbi Decoder)" 가 제안되었고, 여기에는 상태의 서바이버 경로를 결정할 수 있는 본원 청구항 제1항의 전문(前文)에 청구된 ACS유니트가 설명되어 있다.
상기 ACS유니트는 고려중에 있는 상태를 안내하는 하나의 분기로부터 이전의 상태에 적용된 경로 매트릭스간의 차이를 형성하고, 이 차이를 대응되는 분기 매트릭스간의 차이와 서로 비교한다.
상기 비교된 결과치를 기반으로 하여, 서바이버 경로를 직접적으로 유도 가능하고, 그러므로 대응하는 경로 매트릭을 계산하는데 합계의 형성을 필요로 하게 된다.
이러한 절차는 상술한 바와 같이 버터 플라이 구조를 유도하고, 그 차이점은 트렐리스 다이어그램의 시간 단계에 대한 두 개의 상태로부터 경로 매트릭스의 계산이 산정될 수 있게 하는 장점을 갖고, 이 의미는 회로 복잡성이 감소되는 것을 의미한다.
그러나, 상기 절차는 각각의 버터플라이 구조와 연관된 시간 단계의 상부 및 하부 상태의 경로 매트릭스를 결정하기 위하여, 비교에 대한 분리 구성을 필요로 하고, 두 개의 비교기가 목적을 달성하기 위하여 필요하게 된다.
이와 같은 종래 기술에 반하여, 본 발명은 보다 덜 복잡한 회로, 그리고 줄어든 표면적을 갖는 비터비 복호기용 ACS유니트를 제공하는데 그 목적이 있다.
본 발명에 따른 상기 목적은 청구항 제1항의 특징을 갖는 ACS유니트에 의하여 달성된다.
상기 독립항은 유리하고 바람직한 본 발명의 구현예를 규정한다.
본 발명은 청구항 제1항의 전문(前文)에 청구된 바와 같이, 채널-부호화된 이동 무선 신호를 복호시키기 위하여 이동 무선 수신기에 사용될 수 있도록 한 비터비 복호기용 에이시에스(ACS:Add Compare Select) 유니트에 관한 것이다.
본 발명은 첨부도면을 참조로 바람직하고 모범적인 구현예를 상세하게 설명하면 다음과 같다.
도 1은 본 발명에 따른 ACS유니트의 프로세서 요소의 블럭 다이어그램을 나타낸다.
도 2는 트렐리스 다이어그램의 버터플라이 구조를 설명하기 위한 도식예를 나타낸다.
도 3은 본 발명에 따른 근복적인 원리를 설명하기 위한 도식예로서, 계산된 경로 매트릭스를 나타낸다.
도 4는 4개의 상태를 갖는 트렐리스 다이어그램의 실시예를 나타낸다.
도 5는 비터비 복호기의 일반적인 구성을 나타낸다.
도 6은 공지된 ACS유니트의 프로세서 요소의 블럭 다이어그램을 나타낸다.
도 7은 도 6에 도시된 프로세서 요소의 수를 갖는 공지된 ACS유니트의 구성을 나타내고, 이 ACS유니트는 비터비 복호기에 연결된다.
본 발명의 설명을 위하여, 본 발명을 위한 필수조건인 전술된 버터플라이 구조에 대하여 간단하게 설명될 것이다.
본 발명에 따르면, 전술한 트렐리스 다이어그램의 버터플라이 구조를 참조하면, 트렐리스 다이어그램에서 시간 단계를 갖는 두 개 상태로부터의 경로 매트릭이 상기 트렐리스 다이어그램의 이전 시간 슬롯에 버터플라이 구조에 의하여 상기 상태들과 연결되는 두 개의 상태에 대한 경로 매트릭스의 차이와, 이에 대응하는 분기 매트릭스간의 차이간의 비교 함수로서 계산되고, 동시에 상기 경로 매트릭 차이와 분기 매트릭 차이의 수학적 기호가 계산된다.
이러한 과정은 상기 ACS 유니트의 회로 복잡성을 상당히 감소시키는 결과를 낳게 한다.
디지탈 통신 기술(이동 무선 기술(예를들어, GSM 또는 UMTS 이동 무선 표준), 위성통신, 무선통신)에 현재 사용되는 모든 코드에 적용할 수 있는 본 발명에 의하여, 계산 복잡성이 약 33% 감소될 수 있다.
따라서, 종래의 기술에 비하여, 해당 전력의 절감이 가능하게 된다.
특히, 1999년 올랜드, IEEE ISCAS 컨퍼런스에서 Chi-ying Tsui, Roger S.K Cheng, Curtis Ling에 의한 "비터비 복호기용 저전력 ACS 유니트 설계(Low Power ACS Unit Design For The Viterbi Decoder)" 에 제안된 ACS유니트와 비교하면, 버터플라이 구조의 상부 및 하부 상태의 경로 매트릭스를 결정하기 위한 분리형 비교기가 필요없게 된다.
본 발명에 따른 ACS유니트에 형성되는 비교, 즉 상술한 경로 매트릭 차이와 분기 매트릭 차이간의 비교는 적은 수의 비트로 실행 가능하고, 그에따라 회로 표면적의 절감 및 요구되는 전력의 절감에 기여할 수 있다.
본 발명에 따른 ACS유니트는 조합된 회로의 형태 뿐만아니라 연속적인 회로의 형태로 된 단순한 수단을 이용하여 제조 가능하다.
특히, 두 개의 트렐리스 상태가 본 발명에 의하여 동시에 처리될 수 있기 때문에, 상기 ACS유니트에 필요한 표면적이 감소될 수 있다.
트렐리스 다이어그램에 사용된 하나의 시간 단계에서의 모든 상태가 병렬식(만일, ACS유니트에서 프로세서 요소의 갯수가 시간 단계에서의 다수개의 상태에 적어도 절반인 경우)으로 처리되거나, 또는 시간-분할 멀티플렉싱(프로세서 요소의 갯수가 적은 경우)에 의하여 처리될 수 있다.
본 발명의 바람직한 구현예에 따르면, 입력 비교기가 제공되는데, 이는 경로 매트릭 차이 및 분기 매트릭 차이를 서로 비교시키고, 그 비교결과는 실제적인 비교기 작용의 필요성 없이, 경로 매트릭스를 측정하는데 추가될 필요가 있는 요소를 결정하고자, 초기 단계에서 가능한 곳을 만들어주기 위하여 평가되어진다.
두 개의 보수 표시가 사용되면, 가장 현저한 비트를 비교함으로써, 경로 매트릭 차이 및 분기 매트릭 차이의 수학적 기호에 대한 비율을 결정 가능하다.
도 4에 예로서 도시된 트렐리스 다이어그램은 보는 바와 같이, 그 구조상 명확한 규칙성을 갖는다.
이러한 구조는 도 2에 도시된 하나의 버터플라이를 포함하는 다수의 버터플라이로 구성된다.
상기 버터플라이 구조에 따르면, 하나의 시간 단계 t에서 두 개의 상태(19,20)는 다음의 시간 단계 t+1에서의 두 개의 상태(21,22)와 연결되는 바, 상기 각 상태(19,20)로부터 분기가 상태(21)를 안내하고, 분기가 상태(22)를 안내하며, 이때 상태(19)에서 상태(21)까지 안내된 분기의 분기 매트릭은 상태(20)에서 상태(22)까지 안내된 분기의 분기 매트릭과 일치하게 되고, 상태(19)에서 상태(22)까지 안내된 분기의 분기 매트릭은 상태(20)에서 상태(21)까지 안내된 분기의 분기 매트릭과 일치하게 된다.
또한, 도 2는 각각의 상태와 대응하는 경로 매트릭스,,,을 보여주고 있다.
본 발명의 목적은 상부 경로 매트릭와 하부 경로 매트릭을 결정하는데 요구되는 알고리즘 동작의 수를 감소시키기 위하여 상기 버터플라이 구조의 규칙성을 이용한다.
상기 경로 매트릭스,을 확립하기 위하여 이론적으로 가능한 경로 매트릭스중 최적의 경로 매트릭이 결정되어야 한다.
하나의 상태를 위한 각 경로 매트릭은 이전 시간단계의 상태를 위한 경로 매트릭과, 두 개의 상태간을 분기로 연결하는 분기 매트릭으로 구성된다.
띠라서, 상기 경로 매트릭을 확립하기 위하여, 이론적으로 가능한 경로 매트릭스과중 보다 작은 것이 결정되어야 하고, 상기 경로 매트릭을 수립하기 위하여 이론적으로 가능한 매트릭스과중 보다 작은 것이 결정되어야 한다.
그에따라, 다음의 비교 동작이 필요하게 된다.
상기 상부 상태를 위한
상기 하부 상태를 위한
이 경우에서 각각의 비교 동작은 연산자(operater) 로 나타낸다.
상기 비교 동작은 명확한 유사성을 가지는 버터플라이 구조에서 상부상태(21) 및 하부상태(22)를 위하여 실행되어진다.
상기 분기 매트릭스와 경로 매트릭스는 빼기에 의하여 서로 분리될 수 있고, 그에따라 상부 및 하부 상태를 위한 경로 매트릭 차이와 분기 매트릭 차이간의 비교 결과는:
상부 상태를 위한
하부 상태를 위한
만일, 경로 매트릭 차이와 분기 매트릭 차이는 상기 차이로 규정되고, 비교 작용이 실행되기 위하여 결과는:
상부 상태를 위한
하부상태를 위한
상기 두 개의 비교는 절대 또는 대소비교 에 의하여 해석될 수 있다. 상기 비교의 결과는와간의 관계식을 규정한다.
매트릭스,,및가 규정에 의하여 양의 상태이므로, 상술한 부등(不等)중 어느 것도 이전에 실행된 수학적 변경에 의하여 변화될 수 없다.
따라서, 상부 상태(21) 및 하부 상태(22)를 위한 경로 매트릭스과를 결정하기 위하여 산출된 상기 부등은및의 수학적인 기호를 평가함으로써 해석되어질 수 있고, 이 경우에 있어서, 상기는 하부상태의 부동을 위한 음의 수학적 기호를 가지게 된다.
이러한 분석의 결과 단 절대 비교가 경로 매트릭스및을 수립하기 위하여 실행될 필요가 있고, 이 경우 최종 결정은및의 수학적 기호를 평가함으로써 상기 비교 결과의 함수로 만들어진다.
이러한 사실은 단회로소자 수단을 이용하여 행하여질 수 있고, 이를 상세하게 설명하면 다음과 같다.
도 1은 비터비 복호기의 ACS유니트의 프로세서 요소(1)에 대한 실시예를 나타내는 블럭 다이어그램이다.
상기 프로세서 요소(1)는 트렐리스 다이어그램에서 시간 단계 t+1에서의 두 개의 상태를 위한 경로 매트릭스및을 계산하고, 입력신호로서 상기 트렐리스 다이어그램에서 이전 시간 단계 t에서의 두 개 상태의 경로 매트릭과이 상기 계산된 두 개의 상태와 함께 수신되어, 도 2에 도시한 버터 플라이 구조를 형성한다.
나아가, 상기 프로세서 요소(1)는 입력신호로서, 상기 버터플라이 구조에서 대응되는 연결 분기중 분기 매트릭스및를 수신한다.
상기 경로 매트릭스,와 상기 분기 매트릭스,는 각각 멀티플렉서(8,9)와, (10,11)에 공급되어지며, 멀티플렉서는 제어신호또는에 의거하여 두 개의 입력값중 하나를 가산기(12) 또는 (13)에 제공하며, 최종적으로 경로 매트릭또는으로서 두 개의 가능한 합계중 보다 작은 것을 내보낸다.
또한, 상기 결정 또는 제어신호또는는 서바이버 메모리 유니트에 공급(전환)되어진다.
상기 제어신호또는는 상기 유니트(6)에 의하여 산출되어진다.
서브트랙터(2)와 비교기(4)는 상기 평가유니트(6)를 구동시키기 위하여 제공된 것으로서, 상기 서브트랙터(2)는 두 개의 경로 매트릭스,간의 차이를 측정하며, 동시에 상기 비교기(4)는 결과치인 경로 매트릭 차이와 외부에서 공급된 분기 매트릭 차이간을 비교하고, 상기 평가유니트(6)에 비교 결과를 공급한다.
상기 분기 매트릭 차이은 분기 매트릭 유니트(BMU)에서 계산되고, ACS유니트와 서로 다른 버전 즉, 첫번째로서 정상적인 분기 매트릭 차이와 두번째로서 음의 분기 매트릭 차이를 갖는 프로세서 요소(1)로 보내어진다.
경로 매트릭 차이와 비교하는데 사용될 수 있는 두 개의 분기 매트릭 버젼중 하나를 선택하는 것은 경로 매트릭 차이의 수학적 기호 비트 sg()의 함수로서 구동되는 상기 멀티플렉서(3)에 의하여 행하여진다.
두 개의 컴프리먼트 표시가 사용되면, 수학적인 기호 비트는 MSB(Most Significant Bit)와 일치한다. 후술하는 바와 같이 상기 두 개의 분기 매트릭 버젼간의 구별이 필요하게 되고, 따라서 동일한 수학적 기호를 갖는 값들을 비교할 수있고, 그에따라 정확한 비교 결과를 계산할 수 있게 된다.
전술한 바와 같이, 상기 비교기(4)는 절대 비교의 결과를 결정한다.
와는 양 또는 음이 될 수 있는 바, 실질적으로 전술된 상부상태 및 하부상태를 위한 부동을 정확하게 만들기 위하여 그리고 각각의 멀티플렉서(8,9) 또는(10,11)을 통하여 경로 매트릭 계산을 위한 정확한 값을 선택하기 위하여 4개의 가능한 값의 조합이 결정된 비교값 C를 전환시키게 할 수 있다.
대응되는 로직은 도 3에 도시된 바와 같고, 수학적 기호와의 가능한 조합, 그리고 절대 비교 결과 C의 함수로서 상부상태 및 하부상태를 위하여 표시된및를 위한 각 값의 가능한 조합을 갖는다.
이 경우에 있어서, 끝에 붙은 마이너스 기호는 음의 수학적 기호와 일치하고, 동시에 끝에 붙은 플러스 기호는 양의 수학적 기호와 일치하는 바, 그에따라 예를들어-는 음의 경로 차이값을,+는 양의 경로 차이값을 나타낸다.
특히, 도 3은및를 위한 값이 두 개의 가능한 수학적 기호의 조합을 위한 수학적 기호와의 평가에 의하여 결정될 수 있고, 이때 상부상태 및 하부상태를 위한 상기 조합은 실질적으로 절대 비교를 실행함없이 결국 값 C를 계산하도록 한다.
상기 "비교 결과" 다시말해서 제어 신호및는 비교의 실행이 필요하지 않으므로 상당히 빠른 유용한 점이 있고, 그 결과 선택 멀티플렉서(8,9),(10,11)에서의 돌발적인 고장을 상당히 감소시킬 수 있다.
수학적 기호와의 모든 다른 경우에 있어서,및용 값이 도 3에 도시한 바와 같이 절대 비교 결과의 값 C의 함수로서 아날로그 로직으로 계산될 수 있다.
수학적 기호 sg()와 sg()의 함수로서,및용 값의 결정과, 절대 비교의 값이 도 1에 도시된 바와 같이 평가 유니트(6)에서 실행되어진다.
도 3을 참조로 설명된 바와 같이, 상기 평가 유니트는 끝단부에서 단지 수학적 기호 sg()와 sg()를 평가하는데 필요로 하고, 그 결과에 의거하여, 고정된 이진값 '1', 고정된 이진값 '0' 비교 결과의 불변값 C 또는 비교 결과의 네가티드 값을 상기 값및에 할당시킨다.
이 경우에 있어서, 절대 비교를 실행시키기 위하여 상기 멀티플렉서(3)는 정확한 값이 항상 서로 비교된다.
도 3에 도시된 로직의 이용은 상부 경로 매트릭과 하부 경로 매트릭을 계산할 수 있도록 하나의 절대비교가 평가될 수 있음을 의미한다.
상기 비교기의 복잡성이 상기 가산기 또는 서브트랙터의 복잡성과 일치하는 경우, 도 1내지 도 6에 도시된 프로세서 요소(1)의 비교에 의하여 본 발명이 도 6에 도시한 프로세서 토폴로지(topology)의 약 33%를 절감할 수 있게 해줌을 용이하게 알 수 있다.(도 6에 나타낸 6개의 가산기 또는 비교기 유니트에 비하여 도 1에 나타낸 4개의 가산기, 서브트랙터 또는 비교기 유니트)
경로 매트릭스및는 시간 단계 t+1에서 하나의 버터플라이에 대한 두 개의 상태용으로 본 발명에 따른 프로세서 요소(1)에 의하여 동시에 계산되고, 이와 동시에 상기 도 1에 도시된 프로세서 요소는 단지 하나의 상태를 위한 경로 매트릭을 계산할 수 있게 된다.
개선된 장점으로서, 입력 비교기(5)가 도 2에 도시된 프로세서 요소(1)에 제공되고, 이는 분기 매트릭 차이를 갖는 경로 매트릭 차이의 초기 비교를 실행한다.
일반적으로, 입력 비교기(5)는 경로 매트릭 차이 및 분기 매트릭 차이의 가장 중요한 비트들을 서로 비교하는 바, 이는 서로 다른 여러 비트의 감지를 가능하게 하기 위함이다.
따라서, 상기 입력 비교기(5)는 단지 경로 매트릭 차이와 분기 매트릭 차이의 가장 중요한 비트(MSB:Most Significant Bit)를 비교하도록 설계되어지고, 그러므로 두 개의 완성 표현을 위하여, 상태&과&(도 3에 도시됨)가 심지어 미리 감지되어진다.
비교 결과는 평가 유니트(6)에 입력신호로서 제공되어진다.
본 발명에 따르면, 각각 사용된 트렐리스 다이어그램에서 다수 상태의 함수로서, ACS유니트는 도 1에 도시한 바와 같이 프로세서 요소(1)를 갖는 바, 이 프로세서 요소는 결정된 경로 매트릭 값의 버퍼-저장 유니트용 레지스터를 통하여 도 7에 아날로그로 피드백되는 출력을 가진다.
이러한 피드백에 의하여, 경로 매트릭 값이 점차로 증가되고, 그에따라 도 1에 도시한 바와 같이, 하나의 환치 계산법 유니트(미도시됨)가 경로 매트릭스,와 관련되고, 비교기(2)와 멀티플렉서(9,11)를 안내하는 입력측 회로경로에 개재될 수 있고, 이는 피드백 경로 매트릭 값을 환치계산하는 중에 어떠한 과흐름을 방지하게 된다.
상술한 방법으로 결정된 최적의 즉, 최소의 경로 매트릭이 트렐리스 다이어그램에서 시간단계의 각 상태를 위한 서바이버 메모리 유니트의 대응되는 경로와 함께 버퍼-저장되어진다.
상기 ACS유니트의 프로세서 요소(1)(도 1에 도시됨)와 도 7에 도시된 요소간의 주된 차이는 도 1에 도시된 본 발명의 프로세서 요소(1)는 두 개의 경로 매트릭스및를 계산하는데 있다.

Claims (11)

  1. 트렐리스 다이어그램에서 시간 단계(t+1)의 제1 및 제2상태(21,22),
    이전 시간 단계(t)로부터 트렐리스 다이어그램의 경로를 통하여 상기 제1상태 및 제2상태 에 연결되는 제3 및 제4상태(20,19),
    상기 제1상태(21)와 제4상태(19)를 연결하는 분기, 그리고 동일한 크기를 가지며 상기 제3상태(20)와 제2상태(22)를 연결하는 분기를 위한 것으로서, 트렐리스 다이어그램에서의 제1분기 매트릭(),
    상기 제1상태(21)와 제3상태(20)를 연결하는 분기, 그리고 제2상태(22)와 제4상태(19)를 연결하는 분기를 위한 것으로서, 동일한 크기를 갖는 제2분기 매트릭(),
    제1 및 제2상태(21,22)와 관련된 경로 매트릭스(,)을 결정하는 프로세서 요소(1)를 갖는 ACS유니트,
    입력값으로서, 제1 및 제2분기 매트릭(,) 뿐만아니라 제3 및 제4상태(20,19)와 관련된 경로 매트릭스(,)을 수신하는 상기 프로세서 요소(1)를 포함하는
    비터비 복호기에 할당된 트렐리스 다이어그램의 경로 매트릭스를 결정하는 비터비 복호기용 ACS유니트는:
    - 제3 및 제4상태(19,20)와 관련된 경로 매트릭스 (,)간의 경로 매트릭 차이()를 계산하는 미분장치(2)와,
    - 제1 및 제2 분기 매트릭스(,) 간의 분기 매트릭 차이()를 갖는 경로 매트릭 차이()를 비교하고, 비교 결과(C)의 함수로서 상기 제1 및 제2 상태(21,22)와 관련된 경로 매트릭스(,)를 결정하기 위한 평가 장치(3-6)로 구성되고,
    상기 평가 장치(3-6)는 경로 매트릭스 차이()와 분기 매트릭스 차이()의 수학적인 기호를 추가적으로 평가하면서, 비교 결과(C)의 함수로서 상기 제1 및 제2상태(21,22)와 관련된 경로 매트릭스(,)를 결정하는 할 수 있도록 설계된 것을 특징으로 하는 비터비 복호기용 에이시에스 유니트.
  2. 제 1 항에 있어서, 상기 평가장치(3-6)는
    비교 결과의 함수로서 제1상태(21)와 관련된 제1선택 장치(8,9,12)를 위한 제1제어신호(C0) 및 제2상태(22)와 관련된 제2선택 장치(10,11,13)을 위한 제2제어신호(C1)와, 분기 매트릭스 차이()와 경로 매트릭스 차이()의 수학적 기호를 발생시키도록 설계되고,
    상기 제1선택 장치(8,9,12)는
    상기 제4상태(19)의 경로 매트릭()과 제1분기 매트릭()의 합계 또는, 상기 제1상태(21)의 경로 매트릭()과 같이 제1제어신호(C0) 의 함수로서 제3상태(20)의 경로 매트릭 ()과 제2분기 매트릭()의 합계를 내보낼 수 있도록 설계되며,
    상기 제2선택 장치(10,11,13)는
    제4상태(19)의 경로 매트릭()과 제2분기 매트릭()의 합계 또는, 제2상태(22)의 경로 매트릭()과 같이 제2제어신호(C1)의 함수로서 제3상태(20)의 경로 매트릭()과 제1분기 매트릭()의 합계를 내보낼 수 있도록 설계된 것을 특징으로 하는 비터비 복호기용 에이시에스 유니트.
  3. 제 2 항에 있어서, 상기 제1 및 제2 선택장치는 제1 및 제2제어신호(C0,C1)에 의하여 구동되는 제1 및 제2 멀티플렉서(8,9;10,11)를 포함하되,
    상기 제1멀티플렉서는 입력신호로서 제1 및 제2 분기 매트릭(,)을 수신하고, 상기 제2멀티플렉서는 입력신호로서 제3 및 제4상태(20,19)와 관련된 경로 매트릭스 (,)을 수신하며, 상기 제1및제2멀티플렉서로부터의 출력신호는 가산기(12;13)에 공급되는 것을 특징으로 하는 비터비 복호기용 에이시에스 유니트.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 평가장치(3-6)는
    상기 경로 매트릭 차이()와 분기 매트릭 차이()가 서로 다른 수학적 기호를 가지는 경우, 경로 매트릭 차이()와 분기 매트릭 차이()간의 비교를 형성할 필요없이 제1제어신호(C0)에 고정 이진값을 할당하고,
    상기 경로 매트릭 차이()와 분기 매트릭 차이()가 동일한 수학적 기호를 가지는 경우, 경로 매트릭 차이()와 분기 매트릭 차이()간의 비교를 형성할 필요없이 제2제어신호(C1)에 고정 이진값을 할당할 수 있도록 설계된 것을 특징으로 하는 비터비 복호기용 에이시에스 유니트.
  5. 제 4 항에 있어서, 상기 경로 매트릭 차이(Γ)가 양의 수학적 신호를 가지고, 분기 매트릭 차이(Λ)가 음의 수학적 기호를 가지는 경우, 제4상태(19)의 경로 매트릭()과 제1분기 매트릭()의 합계가 상기 제1상태(21)의 경로 매트릭()과 같이, 상기 제1선택 장치(8,9,12)로부터 내보내어지는 방법에 의하여, 상기 평가장치(3-6)는 제1제어신호(C0)에 첫번째 이진값을 할당시키고,
    상기 경로 매트릭 차이(Γ)가 음의 수학적 신호를 가지고, 분기 매트릭 차이(Λ)가 양의 수학적 기호를 가지는 경우, 제3상태(20)의 경로 매트릭()과 제2분기 매트릭()의 합계가 경로 매트릭()과 같이, 상기 제1선택 장치(8,9,12)로부터 내보내어지는 방법에 의하여, 상기 평가장치(3-6)는 변환된 첫번째 이진값과 대응하는 두번째 이진값을 상기 제1제어신호(C0)에 할당시키는 것을 특징으로 하는 비터비 복호기용 에이시에스 유니트.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 경로 매트릭 차이(Γ)와 분기 매트릭 차이(Λ)가 각각 양의 수학적 기호를 가지는 경우, 제4상태(19)의 경로 매트릭()과 제2분기 매트릭()의 합계가 상기 경로 매트릭()과 같이, 상기 제2선택 장치(10,11,13)로부터 내보내어지는 방법에 의하여, 상기 평가장치(3-6)는 제2제어신호(C1)에 첫번째 이진값을 할당시키고,
    상기 경로 매트릭 차이(Γ)와 분기 매트릭 차이(Λ)가 각각 음의 수학적 기호를 가지는 경우, 제3상태(20)의 경로 매트릭()과 제1분기 매트릭()의 합계가 경로 매트릭()과 같이, 상기 제2선택 장치(10,11,13)로부터 내보내어지는 방법에 의하여, 상기 평가장치(3-6)는 변환된 첫번째 이진값과 대응하는 두번째 이진값을 상기 제2제어신호(C0)에 할당시키는 것을 특징으로 하는 비터비 복호기용 에이시에스 유니트.
  7. 제 2 항에서 제 6 항중 어느 한 항에 있어서,
    상기 평가장치(3-6)는 경로 매트릭 차이(Γ)와 분기 매트릭 차이(Λ)가 각각 양의 수학적 기호를 가지는 경우, 상기 비교결과의 이진값(C)를 제1제어신호(C0)에 할당시키고, 상기 경로 매트릭 차이(Γ)와 분기 매트릭 차이(Λ)가 각각 음의 수학적 기호를 가지는 경우, 상기 비교결과의 변환된 이진값을 제1제어신호(C0)에 할당시키도록 설계된 것을 특징으로 하는 비터비 복호기용 에이시에스 유니트.
  8. 제 2 항에서 제 7 항중 어느 한 항에 있어서,
    상기 평가장치(3-6)는 경로 매트릭 차이(Γ)가 양의 수학적 기호를 가지고, 분기 매트릭 차이(Λ)가 음의 수학적 기호를 가지는 경우, 상기 비교결과의 이진값(C)를 제2제어신호(C1)에 할당시키고, 상기 경로 매트릭 차이(Γ)가 음의 수학적 기호를 가지고, 분기 매트릭 차이(Λ)가 양의 수학적 기호를 가지는 경우, 상기 비교결과의 변환된 이진값을 제2제어신호(C1)에 할당시킬 수 있도록 설계된 것을 특징으로 하는 비터비 복호기용 에이시에스 유니트.
  9. 제 2 항 내지 제 8 항중 어느 한 항에 있어서,
    상기 평가장치(3-6)는:
    - 입력신호로서, 분기 매트릭 차이(Λ+)와 분기 매트릭 차이(Λ-)의 음의 값을 수신하고, 상기 미분장치(2)에 의하여 형성된 경로 매트릭 차이(Γ)의 수학적 기호를 지시하는 비트(sg(Γ))에 의하여 구동되는 멀티플렉서(3),
    - 상기 경로 매트릭 차이(Γ)와 상기 멀티플렉서(3)로부터의 출력신호를 수신하는 비교기(4),
    - 입력신호로서, 상기 비교기(4)로부터 출력신호를 수신하고, 상기 분기 매트릭 차이의 수학적 신호를 지시하는 비트(sg(Λ))와 상기 경로 매트릭 차이의 수학적 기호를 지시하는 비트(sg(Γ))를 수신하며, 상기 제1 및 제2제어 신호(C0,C1)를 내보내는 평가 로직 장치(6)를 포함하는 것을 특징으로 하는 비터비 복호기용 에이시에스 유니트.
  10. 제 9 항에 있어서, 상기 평가장치(3-6)는 경로 매트릭 차이(Γ)와 분기 매트릭 차이(Λ)의 특정 비트에 대한 초기비교를 실행하고, 뒤따르는 입력신호로서, 평가 로직 장치(6)에 대응하는 비교결과를 공급하며,
    상기 평가 로직 장치(6)는 제1 및 제2제어신호(C0,C1)가 발생되면, 입력 비교기(5)로부터 공급된 비교결과를 참작하는 것을 특징으로 하는 비터비 복호기용 에이시에스 유니트.
  11. 제 10 항에 있어서, 상기 입력 비교기(5)는 경로 매트릭 차이(Γ) 및 분기 매트릭 차이(Λ)의 가장 현저한 비트에 대한 초기 비교를 실행하는 것을 특징으로 하는 비터비 복호기용 에이시에스 유니트.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7830630B2 (en) * 2001-06-28 2010-11-09 Stmicroelectronics, Inc. Circuit and method for detecting the phase of a servo signal
KR20030005768A (ko) * 2001-07-10 2003-01-23 삼성전자 주식회사 비터비 디코더의 상태 메트릭 연산 장치
US7558343B2 (en) * 2001-11-21 2009-07-07 Siemens Aktiengesellschaft Tap-selectable viterbi equalizer
US7043682B1 (en) * 2002-02-05 2006-05-09 Arc International Method and apparatus for implementing decode operations in a data processor
US6928605B2 (en) * 2002-03-29 2005-08-09 Intel Corporation Add-compare-select accelerator using pre-compare-select-add operation
US20040003340A1 (en) * 2002-06-26 2004-01-01 3Dsp Corporation Modulo arithmetic overflow control for viterbi decoder
GB2395404A (en) * 2002-11-07 2004-05-19 Ttpcomm Ltd Format detection
GB2401290B (en) * 2003-04-29 2007-02-28 Ubinetics Ltd Decoders
DE10338050B9 (de) * 2003-08-19 2008-11-27 Infineon Technologies Ag Verfahren zur Entzerrung eines Datensignals unter Berücksichtigung von Störkanälen
US7613990B1 (en) * 2003-11-18 2009-11-03 Xilinx, Inc. Method and system for a multi-channel add-compare-select unit
US7117426B2 (en) * 2003-12-01 2006-10-03 Mediatek Inc. Branch metric computation and add-compare-select operation in viterbi decoders
CN1906857B (zh) * 2004-05-14 2011-09-28 松下电器产业株式会社 Acs电路
US7434148B2 (en) * 2004-12-30 2008-10-07 Freescale Semiconductor, Inc. Track buffer in a parallel decoder
US7861147B2 (en) * 2006-12-08 2010-12-28 Via Technologies, Inc. ACS unit and method thereof
US20080152044A1 (en) * 2006-12-20 2008-06-26 Media Tek Inc. Veterbi decoding method for convolutionally encoded signal
US7895507B1 (en) * 2007-02-16 2011-02-22 Xilinx, Inc. Add-compare-select structures using 6-input lookup table architectures
EP2679302A1 (de) 2012-06-28 2014-01-01 Zentrum für biomedizinische Technologie der Donau- Universität Krems Selektives Sorptionsmittel für die extrakorporale Blutreinigung

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE6922701U (de) * 1969-06-04 1970-02-26 Miele & Cie Waschmitteleinspuelvorrichtung mit deckel
DE3725655A1 (de) * 1987-08-03 1989-02-16 Ant Nachrichtentech Verfahren zum auswerten von zweig- und pfadmetriken sowie anordnung
JP2594683B2 (ja) 1990-05-18 1997-03-26 三菱電機株式会社 ヴィタビ・デコーダ
JP3120511B2 (ja) 1991-11-21 2000-12-25 ソニー株式会社 ビタビ復号装置
JPH06303153A (ja) 1993-04-14 1994-10-28 Toshiba Corp ビタビ復号器
US5995562A (en) * 1995-10-25 1999-11-30 Nec Corporation Maximum-likelihood decoding
US5815515A (en) 1996-03-28 1998-09-29 Lsi Logic Corporation Edge metric calculation method and apparatus using permutations
KR100195745B1 (ko) * 1996-08-23 1999-06-15 전주범 비터비 복호화기의 가산 비교 선택 장치
JPH10107651A (ja) 1996-09-27 1998-04-24 Nec Corp ビタビ復号装置
US5781569A (en) * 1996-10-28 1998-07-14 Lsi Logic Corporation Differential trellis decoding for convolutional codes
JPH10150370A (ja) 1996-11-19 1998-06-02 Sony Corp ビタビ復号器およびビタビ復号方法
JP3242059B2 (ja) * 1997-06-04 2001-12-25 沖電気工業株式会社 ビタビ復号器
US6070263A (en) * 1998-04-20 2000-05-30 Motorola, Inc. Circuit for use in a Viterbi decoder

Also Published As

Publication number Publication date
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JP2003506969A (ja) 2003-02-18
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DE19937506A1 (de) 2001-04-19
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US6813744B1 (en) 2004-11-02
WO2001011842A3 (de) 2001-08-16
CN1369140A (zh) 2002-09-11

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