KR20020027150A - 반도체 장치 및 반도체 모듈 - Google Patents

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KR20020027150A
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사까모또노리아끼
고바야시요시유끼
사까모또준지
오까다유끼오
이가라시유스께
마에하라에이주
다까하시고우지
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다카노 야스아키
산요 덴키 가부시키가이샤
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Abstract

하드디스크 중에는, 기입 및 판독 증폭용 IC가 고착된 FCA가 실장되어 있다. 그러나, 기입 및 판독 증폭용 IC의 방열성이 나쁘기 때문에, 이 기입 및 판독 증폭용 IC의 온도가 상승하고, 판독 기록 스피드가 크게 저하한다. 그리고, 하드디스크 자신의 특성에 크게 영향을 준다.
절연성 수지(13)의 이면에 방열용 전극(15)을 노출시키고, 이 방열용 전극(15)에 금속판(23)을 고착시킨다. 이 금속판(23)의 이면은, 플렉시블 시트의 이면과 실질면 위치가 되고, 제2 지지 부재(24)와 간단히 고착할 수 있다. 또한 방열용 전극(15)의 표면을 패드(14)의 표면보다도 돌출시키고, 반도체 소자(16)와 방열용 전극(15)의 간극을 좁히고 있다. 따라서 반도체 소자로부터 발생한 열은, 방열용 전극(15), 금속판(23), 제2 지지 부재(24)를 통해 양호하게 방출할 수 있다.

Description

반도체 장치 및 반도체 모듈{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR MODULE}
본 발명은, 반도체 장치 및 반도체 모듈에 관한 것으로, 특히 반도체 소자로부터의 열을 양호하게 방출할 수 있는 구조에 관한 것이다.
최근, 반도체 장치는 휴대 기기나 소형·고밀도 실장 기기에의 채용이 진행되어 경박단소이면서 방열성도 요구되고 있다. 더구나 반도체 장치는 여러 기판에 실장되며, 이 기판도 포함된 반도체 모듈로서 여러 기기에 실장되어 있다. 기판은세라믹 기판, 프린트 기판, 플렉시블 시트, 금속 기판 또는 유리 기판 등을 생각할 수 있는데, 여기서는 플렉시블 시트에 실장된 반도체 모듈로서 이하에 그 일례를 진술한다. 또한, 본 실시의 형태에 있어서 물론 이들 기판을 채용할 수 있다.
도 17에 플렉시블 시트를 사용한 반도체 모듈이 하드디스크(100)에 실장된 것을 도시했다. 이 하드디스크(100)는 예를 들면, 日經 일렉트로닉스(주 : 일본신문) 1997년 6월 16일(No. 691) P92∼에 자세히 상술되어 있다.
이 하드디스크(100)는 금속으로 이루어지는 하우징(101)에 실장되어 이루어지고, 복수매의 기록 디스크(102)가 스핀들 모터(103)에 일체로 부착되고, 각각의 기록 디스크(102)의 표면에는 자기 헤드(104)가 아주 작은 간극을 통해 배치되어 있다. 이 자기 헤드(104)는 아암(105) 끝에 고정된 서스펜션(106)의 선단에 부착되어 있다. 그리고 자기 헤드(104), 서스펜션(106), 아암(105)이 일체가 되고, 이 일체물이 액튜에이터(107)에 부착되어 있다.
기록 디스크(102)는 이 자기 헤드(104)를 통해 기입하고, 판독을 행하기 위해 기입 및 판독 증폭용 IC(108)과 전기적으로 접속될 필요가 있다. 그 때문에, 플렉시블 시트(109)에 이 기입 및 판독 증폭용 IC(108)이 실장된 반도체 모듈(110)이 이용되며, 플렉시블 시트(110) 상에 설치된 배선이 최종적으로는 자기 헤드(104)와 전기적으로 접속된다. 이 반도체 모듈(110)은 플렉시블·서킷·어셈블리라고 하며, 일반적으로 FCA라고 약칭된다.
그리고 하우징(101)의 이면에는 반도체 모듈(110)에 부착된 커넥터(111)가 노출되어 이 커넥터(암수형 : 111)와 메인 보드(112)에 부착된 커넥터(암수형)가접속된다. 또한 이 메인 보드(112)에는 배선이 설치되고, 스핀들 모터(103)의 구동용 IC, 버퍼 메모리, 기타 구동을 위한 IC, 예를 들면 ASIC 등이 실장되어 있다.
예를 들면, 기록 디스크(102)는 스핀들 모터(103)를 통해 4500rpm로 회전하고 자기 헤드(104)는 액튜에이터(107)에 의해 그 위치가 결정된다. 이 회전 기구는 하우징(101)에 설치되는 덮개로 밀폐되기 때문에 어떻게 해도 열이 갇혀있어, 기입 및 판독 증폭용 IC(108) 온도가 상승한다. 그 때문에, 기입 및 판독 증폭용 IC(108)은 액튜에이터(107), 하우징(101) 등의 열방산이 우수한 부분에 부착된다. 또한 스핀들 모터의 회전은 5400, 7200, 10000rpm으로 고속 경향이 있으며, 열 방산이 점점더 중요해진다.
상술된 FCA를 더욱 설명하기 위해 그 구조를 도 18에 도시한다. 도 18의 (a)가 그 평면도이고, 도 18의 (b)는 단면도이고, 선단에 설치된 기입 및 판독 증폭용 IC(108)의 부분을 A-A선으로 절단한 것이다. 이 FCA(110)은 절곡되어 하우징(101) 내의 일부에 부착되기 때문에, 절곡 가공하기 쉬운 평면 형상을 본뜬 제1 플렉시블 시트(109)가 채용된다.
이 FCA(110)의 좌측단에는 커넥터(111)가 부착되고 제1 접속부가 된다. 이 커넥터(111)와 전기적으로 접속된 제1 배선(121)이 제1 플렉시블 시트(109) 상에 접합되어 우측단까지 연장되어 있다. 그리고 상기 제1 배선(121)이 기입 및 판독 증폭용 IC(108)과 전기적으로 접속된다. 또한, 자기 헤드(104)와 접속되는 증폭용 IC(108)의 리드(122)는 제2 배선(123)과 접속되고, 이 제2 배선(123)은 아암(105), 서스펜션(106) 상부에 설치된 제2 플렉시블 시트(124) 상의 제3 배선(126)과 전기적으로 접속된다. 즉 제1 플렉시블 시트(109)의 우측단은 제2 접속부(127)로 이루어져 여기서 제2 플렉시블 시트(124)와 접속된다. 또한, 제1 플렉시블 시트(109)와 제2 플렉시블 시트(124)는 일체로 설치되어도 좋다. 이 경우, 제2 배선(123)과 제3 배선(126)은 일체로 설치된다.
또한 기입 및 판독 증폭용 IC(108)이 설치되는 제1 플렉시블 시트(109)의 이면에는 지지 부재(128)가 설치된다. 이 지지 부재(128)는 세라믹 기판, Al 기판이 이용된다. 이 지지 부재(128)를 통해 하우징(101) 내부에 노출되는 금속과 열적으로 결합되어, 기입 및 판독 증폭용 IC(108)의 열이 외부로 방출된다.
계속해서 도 18의 (b)를 참조하여 기입 및 판독 증폭용 IC(108)과 제1 플렉시블 시트(109)의 접속 구조를 설명한다.
이 플렉시블 시트(109)는 하층으로부터 제1 폴리이미드 시트(130)(이하 제1 PI 시트라고 함.), 제1 접착층(131), 도전 패턴(132), 제2 접착층(133) 및 제2 폴리이미드 시트(134)(이하 제2 PI 시트라고 함)가 적층되고, 제1, 제2 PI 시트(130, 134)에 도전 패턴(132)이 샌드위치되어 있다.
또한 기입 및 판독 증폭용 IC(108)이 접속되기 때문에 원하는 곳의 제2 PI 시트(134)와 제2 접착층(133)이 제거되고 개구부(135)가 형성되어 거기에는 도전 패턴(132)이 노출된다. 그리고 도면에 도시된 바와 같이 리드(1227)를 통해 기입 및 판독 증폭용 IC(108)이 전기적으로 접속된다.
도 18의 (b)에 있어서 절연성 수지(136)로 패키지된 반도체 장치는 화살표로 나타낸 방열 경로에서 외부로 방출되는데, 특히 절연성 수지(136)가 열저항이 되어전체적으로 보면 기입 및 판독 증폭용 IC(108)로부터 발생하는 열을 효율적으로 외부로 방출할 수 없다는 문제가 있었다.
또한 하드디스크로 설명한다. 이 하드디스크의 기입 및 판독 전송율은 500㎒∼1㎓, 또한 그 이상의 주파수가 요구되며, 기입 및 판독 증폭용 IC(108)의 기입 및 판독 스피드를 고속으로 해야한다. 그것을 위해선, 기입 및 판독 증폭용 IC(108)과 접속되는 플렉시블 시트 상의 배선의 경로를 짧게 하고, 기입 및 판독 증폭용 IC(108)의 온도 상승을 방지해야만 한다.
특히 기록 디스크(102)가 고속으로 회전하고, 또한 하우징(101)과 덮개로 밀폐된 공간이 되기 때문에 내부에는 70도∼80도 정도로 온도가 상승한다. 한편, 일반적인 IC의 동작 허용 온도는 약 125도이고, 기입 및 판독 증폭용 IC(125)는 내부 온도 80도로부터 약 45도의 온도 상승이 허용된다. 그러나 도면에 도시된 바와 같이 반도체 장치 자신의 열저항, FCA의 열저항이 크면, 기입 및 판독 증폭용 IC(108)은 곧 동작 허용 온도를 넘어, 본래의 능력을 전부 발휘할 수 없다. 그 때문에, 방열성이 우수한 반도체 장치, FCA가 요구되고 있다.
또한 동작 주파수가 금후 더욱 높아지기 때문에, 기입 및 판독 증폭용 IC(108) 자신도 연산 처리에 따라 발생하는 열로 온도 상승하는 문제가 있었다. 상온에서는 목적의 동작 주파수를 실현할 수 있음에도 불구하고 하드디스크의 내부에서는 그 온도 상승 때문에 동작 주파수를 저하시켜야했다.
이상, 금후의 동작 주파수의 증가에 따라 반도체 장치, 반도체 모듈(FCA)은 보다 방열성이 요구되었다.
한편, 액튜에이터(107), 또한 이것에 부착되는 아암(105), 서스펜션(106) 및 자기 헤드(104)는 관성 모멘트를 적게 하기 위해 가능한 한 가볍게 해야한다. 특히, 도 17에 도시된 바와 같이 기입 및 판독 증폭용 IC(108)을 액튜에이터(107)의 표면에 실장되는 경우, 이 IC(108)의 경량화, FCA(110)의 경량화도 요구되었다.
본 발명은 상술된 과제에 감안하여 이루어진 것으로, 제1 국면은 반도체 소자가 페이스 다운된 상태에서 절연성 수지와 일체로 밀봉되고, 그 이면에 상기 반도체 소자의 본딩 전극과 전기적으로 접속된 패드와 상기 반도체 소자의 표면에 위치하는 방열용 전극이 노출된 반도체 장치로서,
상기 방열용 전극 상면은 상기 패드의 상면보다도 돌출되고, 이 돌출량으로 상기 본딩 전극과 상기 패드를 접속하는 접속 수단의 두께가 실질적으로 결정됨으로써 해결되는 것이다.
패드와 본딩 전극을 접속하는 수단으로서 Au 범프나 땜납볼을 생각할 수 있다. Au 범프는 Au의 덩어리가 적어도 1단 형성되는데, 그 두께는 1단이 40㎛ 정도, 2단이 70∼80㎛의 두께가 된다. 일반적으로는 방열용 전극의 표면과 패드 표면의 높이는 일치하므로 반도체 소자와 방열용 전극의 간극은 범프의 두께로 결정된다. 따라서 그 이상, 상기 간극을 좁힐 수 없다. 그러나 방열용 전극의 표면을 패드의 표면보다도 실질적으로 범프의 두께정도만 돌출시켜 두면 이 간극을 좁힐 수 있다.
또한 땜납 범프, 땜납볼의 두께는 50∼70㎛ 정도이고, 이것도 같은 생각으로간극을 좁힐 수 있다. 또한 땜납 등의 납재는 패드와의 습윤성이 좋기 때문에, 용융시에 패드의 표면으로부터 확대되고 그 두께가 얇아진다. 그러나 본딩 전극과 패드의 간극은 방열용 전극의 돌출량으로 결정되기 때문에, 납재의 두께는 이 돌출량으로 결정된다. 따라서 납재의 두께를 두껍게 취할 수 있는 만큼 땜납에 가해지는 응력의 분산이 가능해지고, 히트 사이클에 의한 열화를 억제할 수 있다.
제2 국면은 상기 접속 수단은 Au 범프, 땜납 등의 납재로 이루어지는 범프 또는 땜납볼인 것으로 해결하는 것이다.
제3 국면은 상기 방열용 전극의 노출부에 상기 패드의 이면보다도 돌출하도록 금속판이 설치됨으로써 해결되는 것이다.
이 돌출된 금속판이 제1 지지 부재인 플렉시블 시트 이면과 면 위치로 할 수 있어, 하우징의 내부, 특히 평면을 포함하는 부분, 방열판 등에 금속판이 접착 또는 접촉할 수 있는 구조가 된다. 따라서, 반도체 소자의 열을 방열판으로 전할 수 있다.
제4 국면은 상기 패드의 이면과 상기 방열용 전극의 이면은 실질적으로 동일한 평면에 배치됨으로써 해결되는 것이다.
제5 국면은 상기 반도체 소자와 상기 방열용 전극은 절연 재료로 고착됨으로써 해결되는 것이다.
제6 국면은 상기 방열용 전극과 상기 금속판은 절연 재료 또는 도전 재료로 고착됨으로써 해결되는 것이다.
제7 국면은 상기 방열용 전극과 상기 금속판은 동일 재료로 일체로 형성됨으로써 해결되는 것이다.
제8 국면은 상기 패드의 이면보다도 상기 절연성 수지의 이면이 돌출됨으로써 해결되는 것이다.
패드의 이면에 땜납 등의 납재를 형성하는 경우, 이 돌출량에 따라 땜납의 두께를 결정할 수 있다. 또한 반도체 장치의 이면에 연장되는 도전 패턴과의 단락도 방지하는 것이 가능해진다.
제9 국면은 상기 패드의 측면과 상기 패드의 측면으로부터 연장되는 상기 절연성 수지의 이면은 동일한 곡면을 그림으로써 해결되는 것이다.
반도체 장치의 이면에 노출된 절연성 수지는 에칭 시의 곡면을 그려, 면 접촉이라기 보다도 점 접촉에 가까운 형상이 된다. 따라서 반도체 장치 이면의 마찰 저항이 감소하여, 셀프 얼라이먼트가 용이해진다. 또한 절연성 수지의 이면이 평면에서 돌출되어 있는 구조에 비해 납재의 릴리프의 부분을 확보할 수 있다. 따라서, 이웃한 납재의 단락을 방지할 수 있다.
제10 국면은 도전 패턴이 설치된 제1 지지 부재와,
상기 도전 패턴과 전기적으로 접속되는 반도체 소자가 페이스 다운된 상태에서 절연성 수지와 일체로 밀봉되고, 그 이면에 상기 반도체 소자의 본딩 전극과 전기적으로 접속된 패드와 상기 반도체 소자의 표면에 위치하는 방열용 전극이 노출된 반도체 장치를 포함하는 반도체 모듈로서,
상기 방열용 전극의 상면은 상기 패드의 상면보다도 돌출되고, 이 돌출량으로 상기 본딩 전극과 상기 패드를 접속하는 접속 수단의 두께가 실질적으로 결정되며,
상기 제1 지지 부재 상에 설치된 도전 패턴과 상기 패드가 전기적으로 접속되고, 상기 방열용 전극에 대응하는 상기 제1 지지 부재에는 개구부가 설치되고, 상기 개구부에는 상기 방열용 전극과 고착된 금속판이 설치됨으로써 해결되는 것이다.
반도체 소자와 방열용 전극사이에는 열전도성을 확보할 수 있는 간극으로 할 수 있고, 또한 방열용 전극과 열적으로 결합된 금속판은 제1 지지 부재 밑에 설치된 방열 기판과 접촉할 수 있다.
제11 국면은 상기 제1 지지 부재의 이면에는 상기 금속판이 고착된 제2 지지 부재가 점착되고, 이 금속판과 상기 방열용 전극이 고착됨으로써 해결되는 것이다.
제12 국면은 상기 방열용 전극과 상기 금속판은 동일 재료로 일체로 형성됨으로써 해결되는 것이다.
도 13, 도 14에 도시된 바와 같이 도전박의 에칭에 의해 금속판과 방열용 전극을 일체로 할 수 있어, 금속판의 접합이 완전히 불필요해진다.
제13 국면은 상기 금속판에 대응하는 상기 제2 지지 부재에는 도전 재료로 이루어지는 고착판이 설치되고, 상기 고착판과 상기 금속판이 열적으로 결합됨으로써 해결되는 것이다.
제14 국면은 상기 금속판은 Cu를 주 재료로 하고, 상기 제2 지지 부재는 Al을 주 재료로 하며, 상기 고착판은 상기 제2 지지 부재에 형성된 Cu를 주 재료로 하는 도금막으로 이루어짐으로써 해결되는 것이다.
제2 지지 부재와 고착판 사이의 열저항을 대폭 억제하여, 반도체 소자의 온도 상승을 방지할 수 있다.
제15 국면은 상기 패드의 이면보다도 상기 절연성 수지의 이면이 돌출됨으로써 해결되는 것이다.
제16 국면은 상기 패드의 측면과 상기 패드의 측면으로부터 연장되는 상기 절연성 수지의 이면은 동일한 곡면을 그림으로써 해결하는 것이다.
제17 국면은 상기 반도체 소자는 하드디스크의 기입 및 판독 증폭용 IC 인 것으로 해결하는 것이다.
제18 국면은 반도체 소자가 페이스 다운된 상태에서 절연성 수지와 일체로 밀봉되고, 그 이면에 상기 반도체 소자의 본딩 전극과 전기적으로 접속된 패드와 상기 패드와 일체의 배선을 통해 연장된 외부 접속 전극과, 상기 반도체 소자의 표면에 배치된 방열용 전극이 노출된 반도체 장치로서,
상기 방열용 전극 상면은 상기 패드의 상면보다도 돌출되고, 이 돌출량으로 상기 본딩 전극과 상기 패드를 접속하는 접속 수단의 두께가 실질적으로 결정됨으로써 해결되는 것이다.
제19 국면은 상기 접속 수단은 Au 범프, 땜납 등의 납재로 이루어지는 범프 또는 땜납볼인 것으로 해결하는 것이다.
제20 국면은 상기 방열용 전극의 노출부에, 상기 외부 접속 전극의 이면보다도 돌출되도록 금속판이 설치됨으로써 해결되는 것이다.
제21 국면은 상기 외부 접속 전극의 이면과 상기 방열용 전극의 이면은, 실질적으로 동일한 평면에 배치됨으로써 해결되는 것이다.
제22 국면은 상기 반도체 소자와 상기 방열용 전극은 절연 재료로 고착됨으로써 해결되는 것이다.
제23 국면은 상기 방열용 전극과 상기 금속판은 절연 재료 또는 도전 재료로 고착됨으로써 해결되는 것이다.
제24 국면은 상기 방열용 전극과 상기 금속판은 동일 재료로 일체로 형성됨으로써 해결되는 것이다.
제25 국면은 상기 외부 접속 전극의 이면보다도 상기 절연성 수지의 이면이 돌출됨으로써 해결되는 것이다.
제26 국면은 상기 외부 접속 전극의 측면과 상기 외부 접속 전극의 측면으로부터 연장되는 상기 절연 재료의 이면은 동일한 곡면을 그림으로써 해결하는 것이다.
제27 국면은 도전 패턴이 설치된 제1 지지 부재와,
상기 도전 패턴과 전기적으로 접속되는 반도체 소자가 페이스 다운된 상태에서 절연성 수지와 일체로 밀봉되고, 그 이면에 상기 반도체 소자의 본딩 전극과 전기적으로 접속된 패드와, 상기 패드와 일체의 배선을 통해 설치된 외부 접속 전극과, 상기 반도체 소자의 표면에 위치하는 방열용 전극이 노출된 반도체 장치를 포함하는 반도체 모듈로서,
상기 방열용 전극 상면은 상기 패드의 상면보다도 돌출하며, 이 돌출량으로 상기 본딩 전극과 상기 패드를 접속하는 접속 수단의 두께가 실질적으로 결정되고,
상기 제1 지지 부재 상에 설치된 도전 패턴과 상기 외부 접속 전극이 전기적으로 접속되며, 상기 방열용 전극에 대응하는 상기 제1 지지 부재에는 개구부가 설치되고, 상기 개구부에는 상기 방열용 전극과 고착된 금속판이 설치됨으로써 해결되는 것이다.
제28 국면은 상기 제1 지지 부재의 이면에는 상기 금속판이 고착된 제2 지지 부재가 점착됨으로써 해결되는 것이다.
제29 국면은 상기 방열용 전극과 상기 금속판은 동일 재료로 일체로 형성됨으로써 해결되는 것이다.
제30 국면은 상기 금속판에 대응하는 상기 제2 지지 부재에는 도전 재료로 이루어지는 고착판이 설치되고, 상기 고착판과 상기 금속판이 열적으로 결합됨으로써 해결되는 것이다.
제31 국면은 상기 금속판은 Cu를 주 재료로 하고, 상기 제2 지지 부재는 Al을 주 재료로 하고, 상기 고착판은 상기 제2 지지 부재에 형성된 Cu를 주 재료로 하는 도금막으로 이루어짐으로써 해결하는 것이다.
제32 국면은 상기 외부 접속 전극의 이면보다도 상기 절연성 접착 수단의 이면이 돌출됨으로써 해결되는 것이다.
제33 국면은 상기 외부 접속 전극의 측면과 상기 외부 접속 전극과 접착된 절연성 접착 수단의 이면은 동일한 곡면을 그림으로써 해결하는 것이다.
제34 국면은 상기 반도체 소자는 하드디스크의 기입 및 판독 증폭용 IC 인 것으로 해결하는 것이다.
도 1은 본 발명의 반도체 모듈을 설명하는 도면.
도 2는 본 발명의 반도체 장치를 설명하는 도면.
도 3은 본 발명의 반도체 장치를 설명하는 도면.
도 4는 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 5는 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 6은 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 7은 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 8은 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 9는 본 발명의 반도체 장치를 설명하는 도면.
도 10은 도전 패턴에 형성되는 유동 방지막을 설명하는 도면.
도 11은 본 발명의 반도체 모듈을 설명하는 도면.
도 12는 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 13은 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 14는 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 15는 본 발명의 반도체 장치를 설명하는 도면.
도 16은 반도체 소자와 패드의 접속 구조를 설명하는 도면.
도 17은 하드디스크를 설명하는 도면.
도 18은 도 17에 채용되는 종래의 반도체 모듈을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 장치
11 : 제1 지지 부재
12 : 제1 개구부
14 : 패드
16 : 반도체 소자
23 : 금속판
24 : 제2 지지 부재
56 : 제2 개구부
본 발명은 고방열성이면서 경박단소인 반도체 장치를 제공함과 동시에 이 반도체 장치를 실장한 반도체 모듈, 예를 들면 플렉시블 시트에 실장된 반도체 모듈(이하 FCA라고 함)을 제공하고, 이 FCA가 실장된 기기, 예를 들면 하드디스크의 특성 개선을 실현하는 것이다.
우선 FCA가 실장되는 기기의 일례로서 하드디스크(100)를 도 17에서 참조하여 FCA를 도 1에 도시한다. 또한 이 FCA에 실장되는 반도체 장치 또는 그 제조 방법을 도 2∼도 16에 도시한다.
<FCA가 실장되는 기기를 설명하는 제1 실시의 형태>
이 기기로서, 종래의 기술의 란에서 설명한 도 17의 하드디스크(100)를 재차 설명한다.
하드디스크(100)는 컴퓨터 등에 실장되기 때문에 필요에 따라 메인 보드(112)에 실장된다. 이 메인 보드(112)는 암컷형(또는 수컷형)의 커넥터가 실장된다. 그리고 FCA에 실장되어 하우징(101)의 이면으로부터 노출된 수컷형(또는 암컷형)의 커넥터(111)와 상기 메인 보드(112) 상의 커넥터가 접속된다. 또한 하우징(101) 중에는 기록 매체인 기록 디스크(102)가 그 용량에 따라 복수매 적층되어 있다. 자기 헤드(104)는 20∼30㎚ 전후로 기록 디스크(102)의 상부를 부상하며 주사되기 때문에 기록 디스크(102) 사이의 간격은 이 주사에 문제가 발생하지 않는 간격으로 설정된다. 그리고 이 간격을 유지하면서 스핀들 모터(103)에 부착된다. 또한, 이 스핀들 모터(103)는 실장용 기판에 실장되고, 실장 기판의 이면에 배치된커넥터가 하우징(101)의 이면으로부터 노출되어 있다. 그리고 이 커넥터도 메인 보드(112)의 커넥터와 접속된다. 따라서 메인 보드(112)에는 자기 헤드(104)의 기입 및 판독 증폭용 IC(108)을 구동시키는 IC, 스핀들 모터(103)를 구동하는 IC, 액튜에이터를 구동하는 IC, 데이터를 일시 보관하는 버퍼 메모리, 메이커 독자의 구동을 실현하는 ASIC 등이 실장된다. 당연히, 그 밖의 수동 소자, 능동 소자가 실장되어도 좋다.
그리고 자기 헤드(104)와 기입 및 판독 증폭용 IC(108)을 연결하는 배선을 가능한 한 짧아지도록 고려하여, 기입 및 판독 증폭용 IC(108)은 액튜에이터(107)에 배치한다. 그러나 이들로부터 설명하는 본 발명의 반도체 장치는 매우 박형이면서 경량이므로 액튜에이터 이상에도 아암(105)이나 서스펜션의 상부에 실장되어도 좋다. 이 경우, 도 1의 (b)에 도시된 바와 같이 반도체 장치(10)의 이면이 제1 지지 부재(11)의 개구부(12)로부터 노출되며, 반도체 장치(10)의 이면이 아암(105) 또는 서스펜션(106)과 열적으로 결합되어 반도체 장치(10)의 열이 아암(105), 하우징(101)을 통해 외부로 방출된다.
도 17과 같이 액튜에이터(107)에 실장되는 경우 기입 및 판독 증폭용 IC(108)은 복수의 자기 센서가 기입 및 판독할 수 있도록 각 채널마다의 기입 및 판독용의 회로가 1 칩으로 형성되어 있다. 그러나, 이 서스펜션(106)마다 부착된 자기 헤드(104) 전용의 기입 및 판독용 회로가 각각의 서스펜션에 실장되면 좋다. 이렇게 하면, 자기 헤드(104)와 기입 및 판독 증폭용 IC(108)의 배선 거리를 도 18의 구조보다도 훨씬 짧게 할 수 있고, 그 만큼 임피던스의 저하를 실현할 수 있으며, 기입 및 판독 속도의 향상이 가능해진다. 또한, 하드디스크를 기기로서 선택했기 때문에 플렉시블 시트를 제1 지지 부재로서 선정했지만, 기기에 따라서는 제1 지지 부재가 프린트 기판, 세라믹 기판, 유리 기판이라도 좋다.
<반도체 장치를 설명하는 제2 실시의 형태>
우선 본 발명의 반도체 장치에 대해 도 2를 참조하면서 설명한다. 또한, 도 2의 (a)는 반도체 장치의 평면도이고, 도 2의 (b)는 A-A선의 단면도이다. 또한 도 2의 (c)는 방열용 전극(15)을 상부에 돌출시키는 이유에 대해 설명하는 도면이다.
도 2에는, 절연성 수지(13)에 이하의 구성 요소가 매립되어 있다. 즉 패드(14…)와, 이 패드(14)에 둘러싸인 영역에 설치된 방열용 전극(15)과, 이 방열용 전극(15) 상에 설치된 반도체 소자(16)가 매립되어 있다. 또한, 반도체 소자(16)는, 페이스 다운된 상태에서 실장되고, 절연성 접착 수단(17)을 통해 상기 방열용 전극(15)과 고착되고, 여기서는 접착성이 고려되어 4 분할되어 있다. 이 4 분할에 의해 형성되는 분리홈이 부호(18A)로 나타내어져 있다. 또한 반도체 소자(16)와 방열용 전극(15)의 간극이 좁고, 절연성 접착 수단(17)이 침입하기 어려운 경우에는 참조 번호(18B)와 같이 상기 분리홈(18A)보다도 얕은 홈(18B)을 방열용 전극(15)의 표면에 형성해도 좋다.
또한 반도체 소자(16)의 본딩 전극(19)과 패드(14)는 땜납 등의 납재(20)를 통해 전기적으로 접속되어 있다. 또한, 땜납을 대신하여 Au의 스태드 범프를 사용해도 좋다.
또한, 이 접속 방법은 그 외에도 있다. 예를 들면, 반도체 소자의 본딩 전극(19)에 범프를 붙이고, 이 범프를 초음파나 압접에 의해 접속해도 좋다. 또한, 압접된 범프 주위에 땜납, 도전 페이스트, 이방성 도전성 입자를 설치해도 좋다. 이들 구조는 발명의 실시의 형태의 란 마지막에 도 16을 사용하여 상술한다.
또한 패드(14)의 이면은 절연성 수지(13)로부터 노출되고, 그대로 외부 접속 전극(21)이 되고, 패드(14…)의 측면은 비이방성으로 에칭되고, 여기서는 웨트 에칭으로 형성되기 때문에 만곡 구조를 포함하며, 이 만곡 구조에 의해 앵커 효과를 발생시키고 있다.
본 구조는 반도체 소자(16)와 복수의 도전 패턴(14), 방열용 전극(15)과 절연성 접착 수단(17), 이들을 매립하는 절연성 수지(13)의 5개의 재료로 구성된다. 또한 반도체 소자(16)의 배치 영역에 있어서 방열용 전극(15) 상, 패드(14) 상 및 그 사이에는 상기 절연성 접착 수단(17)이 형성되고, 특히 에칭에 의해 형성된 분리홈(18)에 상기 절연성 접착 수단(17)이 설치되고, 절연성 접착 수단의 이면이 반도체 장치(10A)의 이면으로부터 노출되어 있다. 또한 이들을 포함하는 모두가 절연성 수지(13)로 밀봉되어 있다. 그리고 절연성 수지(13), 절연성 접착 수단(17)에 의해 상기 패드(14…), 방열용 전극(15), 반도체 소자(16)가 지지되어 있다.
절연성 접착 수단(17)으로는 절연 재료로 이루어지는 접착제, 또는 언더필재가 바람직하다. 접착제인 경우에는 미리 반도체 소자(16)의 표면에 도포하고, 땜납(20)을 대신하여 Au 범프를 이용하여 패드(14)를 접속할 때에 고착하면 된다. 또한 언더필부(17)는 땜납(20)(또는 범프)과 패드(14)를 접속한 후 그 간극에 침투시키면 된다.
절연성 수지로는 에폭시 수지 등의 열 경화성 수지, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지를 이용할 수 있다.
또한 절연성 수지(13)는 금형을 이용하여 경화시키는 수지, 디프, 도포를 하여 피복할 수 있는 수지이면, 모든 수지를 채용할 수 있다. 또한 도전 패턴(14)으로는 Cu를 주 재료로 한 도전박, Al을 주 재료로 한 도전박, 또는 Fe-Ni 합금, Al-Cu의 적층체, Al-Cu-Al의 적층체 등을 이용할 수 있다. 물론, 다른 도전 재료라도 가능하고, 특히 에칭할 수 있는 도전재, 레이저로 증발하는 도전재가 바람직하다. 또한 하프 에칭성, 도금의 형성성, 열 응력을 고려하면 압연으로 형성된 Cu를 주 재료로 하는 도전 재료가 바람직하다.
본 발명에서는 절연성 수지(13) 및 절연성 접착 수단(17)이 분리홈(18, 22)에도 충전되기 때문에 도전 패턴의 돌출을 방지할 수 있는 특징을 갖는다. 또한 에칭으로서 드라이 에칭, 혹은 웨트 에칭을 채용하여 비이방성적인 에칭을 실시함으로써 본딩 패드(14…)의 측면을 만곡 구조로 하여 앵커 효과를 발생시킬 수도 있다. 그 결과, 도전 패턴(14), 방열용 전극(15)이 절연성 수지(13)로부터 떨어지지 않는 구조를 실현할 수 있다.
또한 방열용 전극(15)의 이면은 패키지의 이면에 노출되어 있다. 따라서, 방열용 전극(15)의 이면은 나중에 설명하는 금속판(23), 제2 지지 부재(24) 또는 제2 지지 부재(24)에 형성된 고착판(25)과 접촉 또는 고착할 수 있는 구조가 된다. 따라서 이 구조에 의해 반도체 소자(16)로부터 발생하는 열을 방열할 수 있고, 반도체 소자(16)의 온도 상승을 방지할 수 있고, 그 만큼 반도체 소자(16)의 구동 전류나 구동 주파수를 증대시킬 수 있다.
본 반도체 장치(10A)는, 패드(14), 방열용 전극(15)을 밀봉 수지인 절연성 수지(13)로 지지하기 때문에 지지 기판이 불필요해진다. 이 구성은 본 발명의 특징이다. 종래의 반도체 장치의 도전로는 지지 기판(플렉시블 시트, 프린트 기판 또는 세라믹 기판)으로 지지되거나 리드 프레임으로 지지되어 있기 때문에 본래 불필요한 구성이 부가되어 있다. 그러나, 본 회로 장치는 필요 최소한의 구성 요소로 구성되고 지지 기판을 불필요하기 때문에 박형·경량이 되고, 더구나 재료비를 줄일 수 있기 때문에 염가가 되는 특징을 갖는다. 따라서, 제1 실시의 형태에서도 설명한 바와 같이 하드디스크의 아암이나 서스펜션에도 실장 가능해진다.
또한, 패키지의 이면은 패드(14), 방열용 전극(15)이 노출되어 있다. 이 영역에 예를 들면 땜납 등의 납재를 피복하면 방열용 전극(15)이 면적이 넓기 때문에, 납재의 막 두께가 다르게 전착(wet)된다. 그 때문에, 반도체 장치(10A)의 이면에 절연 피막(26)을 형성하고, 납재의 막 두께를 균일하게 하고 있다. 도 2의 (a)에서 도시된 점선(27)은 절연 피막(26)으로부터 노출된 노출부를 나타내고, 여기서는 패드(14)의 이면이 구형으로 노출되기 때문에, 이것과 동일한 사이즈가 절연 피막(26)으로부터 노출되어 있다.
따라서 납재의 전착 부분이 실질적으로 동일한 사이즈이기 때문에, 여기에 형성된 납재의 두께는 실질적으로 동일해진다. 이것은, 땜납 인쇄 후 리플로우후라도 마찬가지다. 또한 Ag, Au, Ag-Pd 등의 도전 페이스트라도 동일하다고 할 수 있다. 이 구조에 의해 금속판(23)의 이면이 패드(14)의 이면보다도 어느 만큼 돌출할지 정밀도 좋게 계산할 수 있다.
또한 금속판(23)과 도전 패턴(32)을 동일면에 설정해 두면, 패드(14)와 방열용 전극(15)의 양방을 한번에 납땜할 수 있다.
또한 방열용 전극(15)의 노출부(27)는 반도체 소자의 방열성이 고려되어, 패드(14)의 노출 사이즈보다도 크게 형성되어도 좋다.
또한 절연 피막(26)을 설치함에 따라 제1 지지 부재(11)에 설치되는 도전 패턴(32)을 본 반도체 장치(10A) 이면에 연장시킬 수 있다. 일반적으로, 제1 지지 부재(11)측에 설치된 도전 패턴(32)은 단락을 방지하기 위해 상기 반도체 장치(10A)의 고착 영역을 우회하여 배치하지만, 상기 절연 피막(26) 형성에 의해 도전 패턴을 우회하지 않고 배치할 수 있다. 또한 절연성 수지(13), 절연성 접착 수단(17)이 도전 패턴보다도 돌출되기 때문에 반도체 장치(10A) 이면에 설치된 땜납 SD는 각각 단락하지 않는다.
또한, 본 발명은 방열용 전극(15)의 표면을 패드(14)의 표면보다도 돌출시키는 것에 특징을 갖는다.
패드(14)와 본딩 전극(19)을 접속하는 수단으로서 Au 범프나 땜납볼을 생각할 수 있다. Au 범프는 Au의 덩어리가 적어도 1단 형성되는데, 그 두께는 1단이 40㎛ 정도, 2단이 70∼80㎛의 두께가 된다. 일반적으로는 도 2의 (c)와 같이 방열용 전극(15)의 표면과 패드(14)의 표면 높이는 일치하므로, 반도체 소자(16)와 방열용 전극(15)의 간극 d는 범프의 두께로 실질적으로 결정된다. 따라서 도 2의 (c)인 경우에는 이 이상 상기 간극 d를 좁힐 수 없고, 이 간극에 의해 발생하는 열저항을 저하시킬 수 없다. 그러나 도 2의 (b)에 도시된 바와 같이 방열용 전극(15)의 표면을 패드(14)의 표면보다도 실질 범프의 두께정도 돌출시켜 두면 이 간극 d를 좁힐 수 있고, 반도체 소자(16)와 방열용 전극(15)의 열저항을 저하시킬 수 있다.
또한 땜납 범프, 땜납볼의 두께는 50∼70㎛ 정도이고, 이것도 동일한 생각으로 간극 d를 좁힐 수 있다. 또한 땜납 등의 납재는 패드와의 습윤성이 좋기 때문에 용융시에 패드의 전역에 확대되고 그 두께가 얇아진다. 그러나 본딩 전극(19)과 패드(14)의 간극은 방열용 전극(15)의 돌출량으로 결정되기 때문에 납재의 두께는 이 돌출량으로 결정되며 상술된 땜납의 유동도 방지할 수 있다. 따라서 납재의 두께를 두껍게 취할 수 있는 만큼 땜납에 가해지는 응력의 분산이 가능해지고, 히트 사이클에 의한 열화를 억제할 수 있다. 또한 이 돌출량을 조정함으로써, 이 간극에 세정액을 침입시킬 수도 있다.
또한, 이 방열용 전극(15)의 돌출 구조는, 이하에 진술된 모든 실시의 형태에서 응용할 수 있는 것이다.
<반도체 장치(10B)를 설명하는 제3 실시의 형태>
도 3에 본 반도체 장치(10B)를 도시한다. 도 3의 (a)는 그 평면도이고, 도 3의 (b)는 A-A 선에서의 단면도이다. 또한, 도 2의 구조와 유사하기 때문에 여기서는 다른 부분만을 설명한다.
도 2에서는 패드(14)의 이면이 그대로 외부 접속 전극(21)으로서 기능했지만, 본 실시의 형태에서는 패드(14)에는 일체로 형성된 배선(30), 배선(30)과 일체로 형성된 외부 접속 전극(31)이 형성되어 있다.
또한, 점선으로 나타내는 구형이 반도체 소자(16)이고, 반도체 소자(16)의 이면에 상기 외부 접속 전극(31)이 배치되고, 외부 접속 전극(31)은 도면과 같이 링형으로 배치된다. 이 배치는 공지된 BGA와 동일하거나 유사한 구조가 된다. 또한 배선은 왜곡을 완화시키기 위해 파상으로 해도 된다.
또한 반도체 소자(16)를 그대로 도전 패턴(14, 30, 31) 및 방열용 전극(15) 상에 배치하면, 양자는 반도체 소자(16)의 이면을 통해 단락할 가능성이 있다. 따라서 절연성 접착 수단(17)은 절연 재료만을 채용해야하고, 도전 재료는 사용할 수 없다.
또한 도 1의 제1 지지 부재(11)의 도전 패턴(32)은 외부 접속 전극(31)과 접속되고 패드(14)의 이면, 배선(30)의 이면은 절연 피막(26)으로 피복된다. 외부 접속 전극(31)에 점선으로 나타낸 ○, 방열용 전극(15)에 나타낸 점선의 ○는 절연 피막(26)으로부터 노출되는 부분이다.
또한 방열용 전극(15)은 외부 접속 전극(31)이 반도체 소자(16)의 이면으로 연장되기 때문에 그 만큼 도 2의 방열용 전극(15)보다도 작게 형성된다. 또한 절연성 접착 수단(17)은 방열용 전극(15), 외부 접속 전극(31) 및 배선(30)을 피복한다. 그리고 절연성 수지(13)는 절연성 접착 수단과 일체가 되어, 결국 패드(14), 배선(30), 반도체 소자(16), 금속 세선(20)을 피복하게 된다.
본 실시의 형태는 패드(14)의 수가 매우 많고 그 사이즈가 작아지는 경우, 배선을 통해 외부 접속 전극으로서 재배치할 수 있고, 외부 접속 전극(31)의 사이즈를 크게 할 수 있다는 장점을 갖는다. 또한 배선을 설치함으로써 본딩부에 가해지는 왜곡을 완화시킬 수 있다. 특히 파상으로 형성하면 좋다. 또한 본 발명의 특징인 방열용 전극(15)의 표면을 돌출시켜, 땜납(20)의 두께를 확보할 수 있다는 특징도 갖는다. 따라서 배선을 설치하는 것, 땜납의 두께를 두껍게 할 수 있음에 따라 반도체 소자(16)와 패드(14)의 접속 신뢰성을 향상시킬 수 있다.
또한 반도체 소자(16)와 방열용 전극(15)은 절연성 접착 수단(17)으로 고착되고, 절연재이기 때문에 그 열저항이 문제가 된다. 그러나 Si 산화물이나 산화 알루미늄 등의 열전도에 기여하는 필러를 혼입한 실리콘 수지로 절연성 접착 수단을 구성하면 반도체 소자(16)의 열을 방열용 전극(15)에 양호하게 전할 수 있다.
또한 방열용 전극(15)과 반도체 소자(16)의 간격은, 상기 필러의 직경을 통일시킴으로써 균일하게 형성할 수 있다. 따라서 열전도를 고려한 미소한 간극을 형성하는 경우, 절연성 접착 수단이 연화 상태일 때에 반도체 소자(16)를 가볍게 눌러, 그대로 경화시킴으로써 그 간극을 형성할 수 있다. 여기서는 10㎛ 직경의 산화 Al의 필러를 이용했으므로 반도체 소자(16)와 방열용 전극(15)의 간극은 실질적으로 10㎛로 유지된다.
<반도체 장치(10A, 10B)의 제조 방법을 설명하는 제4 실시의 형태>
패드(14), 방열용 전극(15)으로 구성되는 도 2의 패턴과 배선(30), 외부 접속 전극(31)이 추가된 도 3의 패턴이 다를 뿐으로, 본 제조 방법은 실질적으로 동일하다. 어떤 경우든 하프 에칭에 의해 볼록형으로 상기 패턴이 형성되므로 여기서는 도 3의 반도체 장치(10B)를 사용하여 그 제조 방법을 설명한다. 또한, 도 4로부터 도 9는, 도 3의 (a)의 A-A 선에 대응하는 단면도이다.
우선 도 4와 같이 도전박(40)을 준비한다. 두께는 10㎛∼300㎛ 정도가 바람직하며 여기서는 70㎛의 압연 동박을 채용했다. 계속해서 이 도전박(40)의 표면에 내에칭 마스크로서 도전 피막(41) 또는 포토레지스트를 형성한다. 또한, 이 패턴은 도 3의 (a)의 방열용 전극(15)과 동일한 패턴이다.
계속해서, 상기 도전 피막(41) 또는 포토레지스트를 통해 도전박(40)을 하프 에칭한다. 에칭 깊이는 도전박(40)의 두께보다도 얕아, 실질 땜납(20)(또는 범프)의 두께 정도가 하프 에칭된다.
그리고 하프 에칭함으로써 방열용 전극(15)이 도전박(40)의 표면에 볼록형으로 나타난다(이상 도 4를 참조).
계속해서, 패드(14…), 배선(30…), 외부 접속 전극(31…), 방열용 전극(15)에 대응하는 부분에 내 에칭 마스크 PR을 형성하고, 재차 하프 에칭한다. 또한, 방열용 전극(15)에 대응하는 내에칭 마스크는 PR1, PR2의 2 타입의 형성 방법이 있고, 이에 따라 방열용 전극(15)의 측면 형상이 약간 달라진다. 또한, 도전 피막으로서 Ni와 같은 에칭율이 느린 재료를 선택하면 차양이 형성되고 앵커 효과를 발생시킬 수 있다.
또한 내 에칭 마스크의 하층에는 적어도 패드에 대응하는 부분에 Au, Ag, Pd 또는 Ni 등의 도전 피막이 형성된다. 이것은 본딩을 가능하게 하기 위해 설치되는 것이다.
계속해서, 내 에칭 마스크 PR을 통해 도전박(40)을 하프 에칭한다. 에칭 깊이는 남아 있는 도전박(40)의 두께보다도 얕으면 좋다. 또한, 에칭의 깊이가 얕으면 얕을수록 미세한 패턴의 형성이 가능하다.
그리고 하프 에칭함으로써 패드(14), 배선(30), 외부 접속 전극(31)이 볼록형으로 나타나고, 선공정에서 하프 에칭한 방열용 전극(15)이 패드(14), 배선(14), 외부 접속 전극(31)보다도 돌출되어 나타난다(도 5를 참조).
또한, 도전박(40)은 압연으로 형성된 Cu를 주 재료로 하는 Cu 박을 채용했다. 압연의 동박은 내 굴곡성에 우수하기 때문이다. 그러나 Al로 이루어지는 도전박, Fe-Ni 합금으로 이루어지는 도전박, Cu-Al의 적층체, Al-Cu-Al 또는 Cu-Al-Cu의 적층체라도 좋다. 특히, Al-Cu-Al의 적층체는 열팽창 계수의 차에 따라 발생하는 휘어짐을 방지할 수 있다.
그리고 도 3의 구형의 점선으로 대응하는 부분에 절연성 접착 수단(17)을 설치한다. 이 절연성 접착 수단(17)은 방열용 전극(15)과 외부 접속 전극(31)의 분리홈(22), 방열용 전극(15)과 배선(30)사이의 분리홈, 배선(30) 사이의 분리홈 및 이들 상부에 설치된다.
계속해서 절연성 접착 수단(17)이 설치된 영역에 반도체 소자(16)를 고착하고, 반도체 소자(16)의 본딩 전극(19)과 패드(14)를 전기적으로 접속한다. 도면에서는 반도체 소자(16)가 페이스 다운된 상태에서 실장되기 때문에 접속 수단으로서 땜납 SD1이나 도 16의 범프가 채용된다.
여기서, 방열용 전극(15)의 표면을 패드(14)의 표면보다도 d만큼 돌출시키는 것에 중요한 의미가 있다.
Au 범프는 Au의 덩어리가 적어도 1단 형성되는데, 그 두께는 1단이 40㎛ 정도, 2단에 70∼80㎛의 두께가 된다. 따라서 방열용 전극(15)의 표면을 패드(14)의 표면보다도 실질적으로 범프의 두께 정도만큼 돌출시켜 두면 이 간극 d를 좁힐 수 있다.
또한 땜납 범프, 땜납볼의 두께는 50∼70㎛ 정도이고, 이것도 동일한 생각으로 간극을 좁힐 수 있다. 또한 땜납 등의 납재는 패드와의 습윤성이 좋기 때문에 용융시에 패드의 표면으로부터 확대되고, 그 두께가 얇아진다. 그러나 본딩 전극과 패드의 간극은 방열용 전극의 돌출량으로 결정되기 때문에 납재의 두께는 이 돌출량으로 결정되며,땜납의 확대도 억제된다. 따라서 납재의 두께를 두껍게 취할 수 있는 만큼 땜납에 가해지는 응력의 분산이 가능해지고, 히트 사이클에 따른 열화를 억제할 수 있다.
이 본딩에 있어서 패드(14…)는 도전박(40)과 일체이고, 또한 도전박(40)의 이면은 편평하기 때문에 본딩 머신의 테이블에 접촉된다. 따라서 도전박(40)이 본딩 테이블에 완전히 고정되면, 모든 패드(14…)와 반도체 소자(16)에 형성된 땜납볼이 전부 접촉되고 땜납 불량도 없이 고착할 수 있다. 또한 본딩 테이블의 고정은 예를 들면 테이블 전면에 복수의 진공 흡인 홀을 설치함으로써 가능해진다. 또한, 접속 방법은 그 외에도 있으며 이 구조에 대해서는 마지막으로 도 16을 참조하면서 설명한다.
또한, 지지 기판을 채용하지 않은 점, 금속 세선을 대신하여 땜납볼을 사용하는 점에 의해 반도체 소자(16)의 높이는 그 만큼 낮게 배치된다. 따라서 후술되는 패키지 외형의 두께를 얇게 할 수 있다.
또한 절연성 접착 수단(17)으로서 언더필을 사용하는 경우에는 반도체 소자(16)와 패드(14)를 고착하고, 이 후에 언더필을 침투시킨다(이상 도 6을 참조).
그리고 반도체 소자(16)를 포함하는 전 영역에 절연성 수지(13)가 형성된다. 절연성 수지로서는 열가소성, 열 경화성 모두 좋다.
또한, 트랜스퍼 몰드, 주입물 몰드, 디핑 또는 도포에 의해 실현할 수 있다. 수지 재료로서는 에폭시 수지 등의 열 경화성 수지가 트랜스퍼 몰드로 실현할 수 있고, 액정 폴리머, 폴리페닐렌설파이드 등의 열가소성 수지는 주입물 몰드로 실현할 수 있다.
본 실시의 형태에서는 절연성 수지의 두께는 반도체 소자의 이면으로부터 상부에 약 100㎛가 피복되도록 조정되어 있다. 이 두께는 반도체 장치의 강도를 고려하여 두껍게도, 얇게도 하는 것이 가능하다. 또한 도 14의 (b)와 같이 반도체 소자(16)의 이면을 노출시켜도 좋다. 이 경우, 방열핀을 부착하거나 직접 반도체 소자의 열을 외부로 방출할 수 있다.
또한, 수지 주입에 있어서 패드(14), 배선(30), 외부 접속 전극(31) 및 방열용 전극(15)은 시트형의 도전박(40)과 일체로 이루어지기 때문에 도전박(40)의 어긋남이 없는 한 이들 동박 패턴의 위치 어긋남은 전혀 없다. 또한 리드 프레임과 달리 이들 도전 패턴사이에서는 완전히 불필요한 수지 돌기를 발생시키지 않는다.
이상, 절연성 수지(13)에는 볼록부로서 형성된 패드(14), 배선(30), 외부 접속 전극(31), 방열용 전극(15), 반도체 소자(16)가 매립되고, 볼록부보다도 하측의 도전박(40)이 이면으로부터 노출되어 있다(이상 도 7을 참조).
계속해서 상기 절연성 수지(13)의 이면에 노출되어 있는 도전박(40)을 제거하고, 패드(14), 배선(30), 외부 접속 전극(31), 방열용 전극(15)을 개개로 분리한다.
여기의 분리 공정은 여러 방법을 생각할 수 있고, 이면을 에칭에 의해 제거하여 분리해도 좋고, 연마나 연삭으로 깎든 분리하든 상관없다. 또한, 양방을 채용해도 좋다. 예를 들면, 절연성 수지(13)가 노출될 때까지 깎으면 도전박(40)의 부수러기나 외측으로 얇게 돌출된 불필요한 돌기형의 금속이 절연성 수지(13)나 절연성 접착 수단(17)에 침입된다는 문제가 있다. 그 때문에, 에칭에 의해 분리하면 Cu의 패턴사이에 위치하는 절연성 수지(13)나 절연성 접착 수단(17)의 표면에 도전박(40)의 금속이 침입되지 않고 형성할 수 있다. 이에 따라, 미세 간격의 패턴끼리의 단락을 방지할 수 있다.
또한 반도체 장치(10B)로 이루어지는 1유닛의 복수개가 일체로 형성되는 경우에는 이 분리의 공정 후에 다이싱 공정이 추가된다.
여기서는 다이싱 장치를 채용하여 개개로 분리하지만, 초콜릿 브레이크나 프레스나 컷트 모두 가능하다.
여기서는, Cu의 패턴을 분리한 후, 분리되어 이면에 노출된 패턴(14, 30, 31, 15)에 절연 피막(26)을 형성하고, 도 3의 (a)의 점선의 ○로 나타낸 부분이 노출되도록 절연 피막(26)이 패터닝된다. 그리고 이 후, 화살표로 나타내는 부분에서 다이싱되어 반도체 장치(10B)로서 추출된다.
또한, 땜납(42)은 다이싱되기 전 또는 다이싱된 후에 형성되어도 좋다.
이상의 제조 방법에 따라 패드, 배선, 외부 접속 전극, 방열용 전극, 반도체 소자가 절연성 수지에 매립되어, 경박단소이면서 방열성이 우수한 패키지를 실현할 수 있다.
또한, 도 9에 도시된 바와 같이 절연성 수지(13)를 이용하지 않고, 절연성 접착 수단(17)을 사용하여 밀봉해도 좋다. 또한 도 10에 도시된 패턴 PTN은 패드, 배선, 외부 접속 전극을 나타내며 이 상부에 해칭으로 나타낸 부분은 땜납 유동 방지막의 형성 패턴을 나타내는 것이다. 땜납의 유동을 방지함과 동시에 다른 영역에도 피착시키고, 절연성 접착 수단의 밀착성을 향상시키는 것이다. 타입으로서 A∼E까지 나타냈지만 이 외의 패턴을 채용해도 좋다. 또한 땜납의 접속부를 제외하고 도전박전역에 유동 방지막을 형성해도 좋다.
이어서, 이상의 제조 방법에 따라 발생하는 효과를 설명한다.
우선 제1 국면은 도전 패턴은 하프 에칭되고, 도전박과 일체가 되어 지지되기 때문에 종래 지지용으로 이용한 기판을 없앨 수 있다.
제2 국면은 도전박에는 하프 에칭되어 볼록부가 된 도전 패턴이 형성되기 때문에 이 도전 패턴의 미세화가 가능해진다. 따라서 폭, 간격을 좁힐 수 있고, 보다 평면 사이즈가 작은 패키지를 형성할 수 있다.
제3 국면은 도전 패턴, 반도체 소자, 접속 수단 및 밀봉재로 구성되기 때문에 필요 최소한으로 구성할 수 있고, 아주 쓸데 없는 재료를 없앨 수 있어 비용을대폭 줄인 경박단소의 반도체 장치를 실현할 수 있다.
제4 국면은 패드, 배선, 외부 접속 전극, 방열용 전극은 하프 에칭으로 볼록부로 이루어져 형성되며, 개별 분리는 밀봉 후에 행해지기 때문에 타이 바, 현수 리이드는 불필요해진다. 따라서, 타이 바(현수 리이드)의 형성, 타이 바(현수 리이드)의 컷트는 본 발명에서는 완전히 불필요해진다.
제5 국면은 볼록부가 된 도전 패턴이 절연성 수지에 매립된 후 절연성 수지의 이면으로부터 도전박을 제거하여 도전 패턴을 분리하기 때문에 종래의 리드 프레임과 같이 리드와 리드사이에 발생하는 수지의 불필요한 돌기를 없앨 수 있다.
제6 국면은 반도체 소자는 절연성 접착 수단을 통해 방열용 전극과 고착되어 이 방열용 전극이 이면으로부터 노출되므로, 본 반도체 장치로부터 발생하는 열을 본 반도체 장치의 표면으로부터 방열용의 전극으로 효율적으로 방출할 수 있다. 또한, 절연성 접착 수단에 Si 산화막이나 산화 알루미늄 등의 필러가 혼입됨으로써 더욱 그 방열성이 향상된다. 또한 필러 사이즈를 통일하면, 반도체 소자(16)와 도전 패턴과의 간극을 일정하게 유지할 수 있다.
<금속판(23)이 고정된 반도체 장치(10A, 10B), 및 이것을 이용한 반도체 모듈을 설명하는 제5 실시의 형태>
도 1에 이 반도체 모듈(FCA : 50)을 나타낸다. 또한, 실장된 반도체 장치는 도 3에 도시된 반도체 장치(10B)이다.
우선 플렉시블 시트로 이루어지는 제1 지지 부재(11)에 대해 설명한다. 여기서는 하층으로부터 제1 PI 시트(51), 제1 접착층(52), 도전 패턴(53), 제2 접착층(54) 및 제2 PI 시트(55)가 순서대로 적층되어 있다. 또한, 도전 패턴을 다층으로 하는 경우, 접착층이 더욱 사용되며, 상측과 하측의 도전 패턴은 관통 홀을 통해 전기적으로 접속되는 경우도 있다. 그리고 이 제1 지지 부재(11)에는 도 1의 (c)에 도시된 바와 같이 적어도 금속판(23)이 노출될 수 있는 만큼의 제1 개구부(12)가 형성된다.
그리고 도전 패턴이 노출되도록 제2 개구부(56)가 형성된다. 이 제2 개구부(56)에 대응하는 도전 패턴(32)이 전부 노출되더라도 좋고, 접속되는 부분만을 노출되어도 좋다. 예를 들면, 제2 PI 시트(55), 제2 접착층(54)을 전부 제거해도 좋고 또한 도면에 도시된 바와 같이 제2 PI 시트(55)는 전부 제외하고, 제2 접착층(54)만 노출되는 부분을 제거해도 좋다. 이와 같이 하면, 땜납(27)이 흐르지 않는다.
본 발명의 반도체 장치는 방열용 전극(15)의 이면에 금속판(23)이 접합시킬 수 있다. 또한 본 발명의 반도체 모듈은 제1 지지 부재의 이면과 금속판(23)이 거의 면 위치로 이루어지는 것에 있다.
금속판(23)은 제1 지지 부재(11)와 고착판(25)의 두께가 고려되어 그 두께가 결정된다. 그리고, 패드(14)와 도전 패턴(32)이 땜납(27)을 통해 고착되었을 때, 제1 개구부(12)로부터 노출되는 금속판(23)이 제1 지지 부재(11)의 이면과 실질적으로 동일한 면을 이루도록 각각의 두께가 결정되어 있다. 따라서 제2 지지 부재와 접촉시키는 것도 가능해지고, 또한 고착판(25)이 있는 제2 지지 부재와 접촉 고착하는 것도 가능해진다.
이 접속 구조를 구체적으로 몇 예를 설명한다.
제1 예는 제2 지지 부재(24)로서 Al, 스테인레스 등의 경량 금속판 또는 세라믹 기판을 채용하여 이 상부에 반도체 장치(10A)의 이면에 고착된 상기 금속판(23)을 접촉시키는 구조이다. 즉 고착판(25)을 통하지 않고 직접 제2 지지 부재(24)에 접촉시키는 구조이다. 그리고 방열용 전극(15)과 금속판(23), 금속판(23)과 제2 지지 부재(24)는 땜납 등의 납재, 또는 필러가 함유된 열전도성이 우수한 절연성 접착 수단이 선택되어 고착된다.
제2 예는 제2 지지 부재(24)로서 Al, 스테인레스 등의 경량 금속판 또는 세라믹 기판을 채용하여 이 상부에 고착판(25)을 형성하며 이 고착판(25)과 금속판(23)을 고착하는 구조이다.
예를 들면 Al을 제2 지지 부재(24)로서 채용하는 경우, 고착판(25)은 Cu가 바람직하다. 이것은 Al의 상부에 Cu 도금이 가능하기 때문이다. 막두께는 ∼10㎛ 정도이면 된다. 또한 도금막이기 때문에, 제2 지지 부재(24) 상에 밀착하여 형성할 수 있고, 고착판(25)과 제2 지지 부재(24)사이의 열저항은 매우 작게 할 수 있다. 또한 고착판(25)으로서 도전 페이스트를 도포하고, 그 대용으로 해도 좋다.
한편, Cu의 고착판(25)과 Al 기판은 접착제를 통해 고착하는 것도 가능하지만 이 경우 열저항이 커진다.
또한 제2 지지 부재(24)로서 세라믹 기판을 채용하는 경우, 고착판(25)은 도전 페이스트의 인쇄 소성으로 형성된 전극 상에 고착된다.
제2 지지 부재(24)와 제1 지지 부재(11)는 제3 접착층(57)으로 고착된다.
예를 들면,
제1 PI 시트(51) : 25㎛
제2 PI 시트(55) : 25㎛
제1∼제3 접착층(52, 54, 57) : 25㎛ (소성후)
재료로서 아크릴계의 접착제를 채용
고착판(25):약25㎛으로 한다.
이와 같이 각각의 막 두께를 조정하여 결정하면 제1 지지 부재(11)에 반도체 장치(10A)를 고착시킨 후 간단히 고착판(25)이 설치된 제2 지지 부재(24)를 접합시킬 수 있다.
또한 제2 지지 부재(24)가 제1 지지 부재(11)에 접합된 모듈을 준비하고, 이 모듈에 형성되어 있는 개구부(56)에 반도체 장치(10A)를 배치하고, 그 후 땜납 용융하면 한번에 땜납 용융할 수 있으면서 접속 불량없이 고착할 수 있다.
따라서, 반도체 소자(16)로부터 발생하는 열을 방열용 전극(15), 금속판(23), 고착판(25)을 통해 제2 지지 부재(24)로 방출할 수 있다. 또한 종래의 구조(도 17의 (b))와 비교하여 대폭 열저항이 작아지기 때문에 반도체 소자(16)의 구동 전류, 구동 주파수를 높일 수 있다. 또한 이 제2 지지 부재(24)의 이면을 도 17에 도시된 액튜에이터(107), 하우징(101)의 저면 또는 아암(105)에도 부착 가능하다. 따라서 최종적으로는 이 하우징(101)을 통해 반도체 소자의 열을 외부로 방출하는 것이 가능해진다. 따라서 하드디스크(100)에 반도체 모듈이 실장되어도 반도체 소자 자신은 비교적 고온으로 이루어지지 않고, 하드디스크(100)로서의 기입 및 판독 속도를 더욱 상승시키는 것이 가능해진다. 또한, 이 FCA는 하드디스크 외의 기기에 실장되어도 좋다. 이 경우, 제2 지지 부재는 열저항이 작은 부재에 접촉된다. 또한 다른 기기에 실장되는 경우, 플렉시블 시트 대신에 프린트 기판이나 세라믹 기판을 채용해도 좋다.
<금속판(23)을 대신하여 방열용 전극(15)을 돌출시킨 반도체 장치(10C) 및 그 반도체 모듈(50A)을 설명하는 제6 실시의 형태>
도 11에 패드(14)의 표면보다도 돌출되고, 또한 방열용 전극(15A)이 패드(14)의 이면보다도 돌출되어 마치 방열용 전극(15)과 고착판(25)이 일체가 된 구조를 나타낸다.
우선, 이 제조 방법을 도 12∼도 14에서 설명한다. 또한, 도 4∼도 8까지는 동일한 제조 방법이기 때문에 여기까지의 설명은 생략한다.
도 12는 도전박(40) 상에 절연성 수지(13)가 피복된 상태를 나타내며, 방열용 전극(15)에 대응하는 부분에 포토레지스트 PR을 피복하고 있다. 이 포토레지스트 PR을 통해 도전박(40)을 에칭하면, 도 13에 도시된 바와 같이 방열용 전극(15A)은 패드(14)의 이면보다도 돌출된 구조로 할 수 있다. 또한, 포토레지스트 PR을 대신하여 Ag, Au 등의 도전 피막을 선택적으로 형성하고, 이것을 마스크로 해도 좋다. 이 피막은 산화 방지막으로서도 기능한다.
도 1에 도시된 바와 같은 금속판(23)을 접합시키는 구조에서는 금속판(23)이 125㎛ 전후로 상당히 얇기 때문에 그 작업성이 매우 나쁘다. 그러나, 이와 같이 에칭에 의해 돌출된 방열용 전극(15A)을 형성하면, 상술된 금속판(23)의 접합이 불필요해진다.
그리고 도 14에 도시된 바와 같이 본딩 패드(14), 배선(30), 외부 접속 전극(31)이 완전히 분리된 후, 절연 피막(27)이 피복되어 땜납(27)이 배치되는 부분이 노출된다. 그리고 땜납(42)이 고착된 후, 화살표로 나타내는 부분에서 다이싱된다.
그리고 여기에 분리된 반도체 장치는 도 11과 같이 제1 지지 부재(11)에 실장된다. 그리고 전에도 상술된 바와 같이 제2 지지 부재(24)가 고착된다. 이 때, 방열용 전극(15A)이 돌출되어 있으므로, 고착판(25)과도 간단히 땜납 등을 통해 접합할 수 있다.
또한, 도 14의 (b)는 절연성 수지로부터 반도체 소자(16)의 이면을 노출시킨 것이다. 예를 들면 상부 금형에 반도체 소자의 이면이 접촉되어 몰드하면 도면과 같은 밀봉 구조를 실현할 수 있다.
<반도체 장치를 설명하는 제6 실시의 형태>
도 15의 (a)는 본 발명에 따른 반도체 장치의 평면도이고, 도 15의 (b)는 도 15의 (a)의 A-A 선에 대응하는 단면도이다.
본 발명은 제1 방열용 전극(70A)과 제2 방열용 전극(70B)이 실질적으로 동일한 평면으로 배치되고, 이 주위에는 패드(14)가 설치되어 있다. 이 패드(14)는 이면이 그대로 외부 접속 전극이 되고, 또한 반도체 칩의 본딩 전극(19)의 바로 아래에 위치한다. 또한, 도 3에 도시된 바와 같이 재배치용의 배선을 채용해도 좋다. 그리고 칩과 칩사이에는 적어도 1개의 브릿지(71)가 설치되어 있다. 이브릿지(71)의 양단에는 패드(14)가 일체로 형성되며, 이 패드(14)도 본딩 전극(19)과 접속된다.
또한 상부에 돌출된 제1 방열용 전극(70A)에는 제1 반도체 칩(16A)이 고착되고, 마찬가지로 상부에 돌출된 제2 방열용 전극(70B)에는 제2 반도체 칩(16B)이 고착되어 땜납을 통해 접속되어 있다.
상술된 제조 방법의 설명으로부터도 분명히 알 수 있듯이 도전박을 하프 에칭하고, 완전히 분리하기 전에 절연성 수지(13)로 몰드하여 지지하기 때문에 브릿지(71)의 낙하, 이탈은 완전히 불필요해진다.
본 실시예와 같이 본 발명은 복수의 칩을 1 패키지로 하는 것도 가능해진다.
이와 같이 지금까지의 실시예는 기입 및 판독 증폭용 IC 1개의 열 방출을 생각하여 그 구조를 설명해 왔다. 그러나 여러 기기를 상정한 경우 그 특성을 향상시키는 데 복수의 반도체 소자의 방열을 고려해야하는 경우도 상정할 수 있다. 당연히, 각각을 패키지해도 좋지만 복수의 반도체 소자를 도 15와 같이 1 패키지로 해도 좋다.
당연히, 금속판은 도 1과 같이 상기 방열용 전극과 접속되는 경우와, 도 11과 같이 방열용 전극 자신이 돌출된 구조를 채용할 수 있다. 그리고 이들은, 플렉시블 시트에 실장되거나 제2 지지 부재가 부착된 플렉시블 시트에 실장된다.
도 16은, 전 실시예에서 응용할 수 있는 것으로 반도체 소자(16)에 형성된 범프 B와 패드(14)와의 접속 방법을 나타내는 것이다. 또한, P는 Au, Ag 등의 도금막을 나타내고 필요에 따라 형성된다.
도 16의 (a)는, ACP 방식(anisotropic conductive paste/film)으로 범프 B와 패드(14)(또는 도금막 P)사이에 도전성 입자를 개재시키고, 가압에 의해 전기적 도통을 이루는 것이다.
도 16의 (b)는, SBB 방식(stand bump bonding)으로 범프 B와 패드(14)(또는 도금막)이 접속됨과 함께 주위에 도전 페이스트 CP가 배치되는 것이다.
도 16의 (c)는 ESP 방식(epoxy encapsulated solder connection)으로 범프 B의 압접 고정 시에 그 주위에 땜납 SD도 녹여 배치하는 것이다.
도 16의 (d)는 NCP 방식(non conductive paste)으로 압접 도통된 범프 주위에 절연성 접착 수단을 배치하는 것이다.
도 16의 (e)는 GGI 방식(gold gold interconnection)으로 Au의 범프와 Au 도금막 P를 초음파로 접합하는 것이다.
마지막의 도 16의 (f)는 솔더 범프 방식으로 땜납 접합하고, 사이에 절연성 접착 수단이나 언더필을 침입시키는 것이다. 본원은, 이 방식을 채용하고 있다.
이상, 접속 방법은 여러가지 있지만, 접속 강도를 고려하여 이들 중에서 선택된다. 또한 외부 접속 전극의 이면과 제1 지지 부재(11)사이에도 이와 같은 구조를 채용할 수 있다.
이상의 설명으로부터 분명히 알 수 있듯이 본 발명에서는 방열용 전극의 표면을 패드의 표면보다도 돌출시킴에 따라 반도체 소자와 방열용 전극의 간극을 좁힐 수 있다. 특히, 본딩 전극과 패드의 간극은 방열용 전극의 돌출량으로 결정되기 때문에 납재의 두께는 이 돌출량으로 결정된다. 따라서 납재의 두께를 두껍게 취할 수 있는 만큼 땜납에 가해지는 응력의 분산이 가능해지고, 히트 사이클에 의한 열화를 억제할 수 있다.
또한 패키지의 이면에 노출된 방열용 전극에 금속판을 고착하고, 외부 접속 전극 또는 패드의 이면보다도 금속판이 돌출된 반도체 장치를 제공함으로써 FCA에의 실장이 용이해지는 장점을 갖는다.
특히, FCA에 개구부를 설치하고 이 FCA의 이면과 상기 반도체 장치의 방열용 전극이 면 위치로 이루어짐으로써, 제2 지지 부재와의 접촉이 용이해지는 특징을 갖는다.
또한 제2 지지 부재로서 Al을 이용하여 여기에 Cu로 이루어지는 고착판을 형성하고, 이 고착판에 방열용 전극, 또는 금속판을 고착함으로써 반도체 소자로부터 발생하는 열을 제2 지지 부재를 통해 외부로 방출시킬 수 있다.
따라서, 반도체 소자의 온도 상승을 방지할 수 있고, 본래의 능력에 가까운 성능을 얻을 수 있다. 특히 하드디스크 속에 실장된 FCA는 그 열을 효율적으로 외부로 방출시킬 수 있기 때문에 하드디스크의 기입 및 판독 속도를 상승시킬 수 있다.

Claims (35)

  1. 반도체 소자가 페이스 다운 방식으로 절연성 수지와 일체로 밀봉되고, 그 하면에 상기 반도체 소자의 본딩 전극과 전기적으로 접속된 패드와 상기 반도체 소자의 표면에 위치하는 방열용 전극이 노출된 반도체 장치에 있어서,
    상기 방열용 전극 상면은 상기 패드의 상면보다도 돌출되어 있고, 이 돌출량에 의해서 상기 본딩 전극과 상기 패드를 접속하는 접속 수단의 두께가 결정되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 접속 수단은 Au, 땜납 등의 납재로 이루어지는 범프 또는 땜납볼인 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 방열용 전극의 노출부에, 상기 패드의 이면보다도 돌출되도록 금속판이 설치되는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 상기 패드의 이면과 상기 방열용 전극의 이면은, 실질적으로 동일한 평면에 배치되는 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서, 상기 반도체 소자와 상기 방열용 전극은, 절연 재료로 고착되는 것을 특징으로 하는 반도체 장치.
  6. 제1항 또는 제2항에 있어서, 상기 방열용 전극과상기 금속판은 절연 재료 또는 도전 재료로 고착되는 것을 특징으로 하는 반도체 장치.
  7. 제3항에 있어서, 상기 방열용 전극과 상기 금속판은 동일 재료로 일체로 형성되는 반도체 장치.
  8. 제1항, 제2항 또는 제7항에 있어서, 상기 패드의 이면보다도 상기 절연성 수지의 이면이 돌출되는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 패드의 측면과 상기 패드의 측면으로부터 연장되는 상기 절연성 수지의 이면은, 동일한 곡면을 그리는 것을 특징으로 하는 반도체 장치.
  10. 도전 패턴이 설치된 제1 지지 부재와,
    상기 도전 패턴과 전기적으로 접속되는 반도체 소자가 페이스 다운 방식으로 절연성 수지와 일체로 밀봉되고, 그 하면에 상기 반도체 소자의 본딩 전극과 전기적으로 접속된 패드와 상기 반도체 소자의 표면에 위치하는 방열용 전극이 노출된 반도체 장치를 포함하는 반도체 모듈에 있어서,
    상기 방열용 전극의 상면은, 상기 패드의 상면보다도 돌출되어 있고, 이 돌출량에 의해서 상기 본딩 전극과 상기 패드를 접속하는 접속 수단의 두께가 결정되고,
    상기 제1 지지 부재 상에 설치된 도전 패턴과 상기 패드가 전기적으로 접속되고, 상기 방열용 전극에 대응하는 상기 제1 지지 부재에는 개구부가 설치되고, 상기 개구부에는 상기 방열용 전극과 고착된 금속판이 설치되는 것을 특징으로 하는 반도체 모듈.
  11. 제10항에 있어서, 상기 제1 지지 부재의 이면에는 상기 금속판이 고착된 제2 지지 부재가 점착되고, 이 금속판과 상기 방열용 전극이 고착되는 것을 특징으로 하는 반도체 모듈.
  12. 제10항 또는 제11항에 있어서, 상기 방열용 전극과 상기 금속판은 동일 재료로 일체로 형성되는 것을 특징으로 하는 반도체 모듈.
  13. 제11항에 있어서, 상기 금속판에 대응하는 상기 제2 지지 부재에는 도전 재료로 이루어지는 고착판이 설치되고, 상기 고착판과 상기 금속판이 열적으로 결합되는 것을 특징으로 하는 반도체 모듈.
  14. 제13항에 있어서, 상기 금속판은 Cu를 주 재료로 하고, 상기 제2 지지 부재는 Al을 주 재료로 하고, 상기 고착판은 상기 제2 지지 부재에 형성된 Cu를 주 재료로 하는 도금막으로 이루어지는 것을 특징으로 하는 반도체 모듈.
  15. 제10항, 제11항, 제13항 또는 제14항에 있어서, 상기 패드의 이면보다도 상기 절연성 수지의 이면이 돌출되는 것을 특징으로 하는 반도체 모듈.
  16. 제15항에 있어서, 상기 패드의 측면과 상기 패드의 측면으로부터 연장되는 상기 절연성 수지의 이면은 동일한 곡면을 그리는 것을 특징으로 하는 반도체 모듈.
  17. 제10항, 제11항, 제13항, 제14항 또는 제16항에 있어서, 상기 반도체 소자는 하드디스크의 기입 및 판독 증폭용 IC인 것을 특징으로 하는 반도체 모듈.
  18. 반도체 소자가 페이스 다운된 방식으로 절연성 수지와 일체로 밀봉되고, 그 하면에 상기 반도체 소자의 본딩 전극과 전기적으로 접속된 패드와, 상기 패드와 일체인 배선을 통해 연장된 외부 접속 전극과, 상기 반도체 소자의 하면에 배치된 방열용 전극이 노출된 반도체 장치에 있어서,
    상기 방열용 전극의 상면은 상기 패드의 상면보다도 돌출되어 있고, 이 돌출량에 의해서 상기 본딩 전극과 상기 패드를 접속하는 접속 수단의 두께가 결정되는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서, 상기 접속 수단은 Au, 땜납 등의 납재로 이루어지는 범프또는 땜납볼인 것을 특징으로 하는 반도체 장치.
  20. 제18항 또는 제19항에 있어서, 상기 방열용 전극의 노출부에 상기 외부 접속 전극의 이면보다도 돌출되도록 금속판이 설치되는 것을 특징으로 하는 반도체 장치.
  21. 제18항 또는 제19항에 있어서, 상기 외부 접속 전극의 이면과 상기 방열용 전극의 이면은, 실질적으로 동일한 평면에 배치되는 것을 특징으로 하는 반도체 장치.
  22. 제18항 또는 제19항에 있어서, 상기 반도체 소자와 상기 방열용 전극은 절연 재료로 고착되는 것을 특징으로 하는 반도체 장치.
  23. 제18항 또는 제19항에 있어서, 상기 방열용 전극과 상기 금속판은 절연 재료 또는 도전 재료로 고착되는 것을 특징으로 하는 반도체 장치.
  24. 제20항에 있어서, 상기 방열용 전극과 상기 금속판은 동일 재료로 일체로 형성되는 것을 특징으로 하는 반도체 장치.
  25. 제18항, 제19항 또는 제24항에 있어서, 상기 외부 접속 전극의 이면보다도상기 절연성 수지의 이면이 돌출되는 것을 특징으로 하는 반도체 장치.
  26. 제25항에 있어서, 상기 외부 접속 전극의 측면과 상기 외부 접속 전극의 측면으로부터 연장되는 상기 절연 재료의 이면은, 동일한 곡면을 그리는 것을 특징으로 하는 반도체 장치.
  27. 도전 패턴이 설치된 제1 지지 부재와, 상기 도전 패턴과 전기적으로 접속되는 반도체 소자가 페이스 다운 방식으로 절연성 수지와 일체로 밀봉되며, 그 하면에 상기 반도체 소자의 본딩 전극과 전기적으로 접속된 패드와, 상기 패드와 일체인 배선을 통해 설치된 외부 접속 전극과, 상기 반도체 소자의 표면에 위치하는 방열용 전극이 노출된 반도체 장치를 포함하는 반도체 모듈에 있어서,
    상기 방열용 전극 상면은 상기 패드의 상면보다도 돌출되어 있고, 이 돌출량에 의해서 상기 본딩 전극과 상기 패드를 접속하는 접속 수단의 두께가 결정되며,
    상기 제1 지지 부재 상에 설치된 도전 패턴과 상기 외부 접속 전극이 전기적으로 접속되며, 상기 방열용 전극에 대응하는 상기 제1 지지 부재에는 개구부가 설치되고, 상기 개구부에는 상기 방열용 전극과 고착된 금속판이 설치되는 것을 특징으로 하는 반도체 모듈.
  28. 제27항에 있어서, 상기 제1 지지 부재의 이면에는 상기 금속판이 고착된 제2 지지 부재가 점착되는 것을 특징으로 하는 반도체 모듈.
  29. 제27항 또는 제28항에 있어서, 상기 방열용 전극과 상기 금속판은, 동일 재료로 일체로 형성되는 것을 특징으로 하는 반도체 모듈.
  30. 제28항에 있어서, 상기 금속판에 대응하는 상기 제2 지지 부재에는 도전 재료로 이루어지는 고착판이 설치되고, 상기 고착판과 상기 금속판이 열적으로 결합되는 것을 특징으로 하는 반도체 모듈.
  31. 제30항에 있어서, 상기 금속판은 Cu를 주 재료로 하고, 상기 제2 지지 부재는 Al을 주 재료로 하고, 상기 고착판은 상기 제2 지지 부재에 형성된 Cu를 주 재료로 하는 도금막으로 이루어지는 것을 특징으로 하는 반도체 모듈.
  32. 제28항에 있어서, 상기 외부 접속 전극의 이면보다도 상기 절연성 접착 수단의 이면이 돌출되는 것을 특징으로 하는 반도체 모듈.
  33. 제32항에 있어서, 상기 외부 접속 전극의 측면과 상기 상기 외부 접속 전극과 접착된 절연성 접착 수단의 이면은, 동일한 곡면을 그리는 것을 특징으로 하는 반도체 모듈.
  34. 제28항에 있어서, 상기 반도체 소자는 하드디스크의 기입 및 판독 증폭용 IC인 것을 특징으로 하는 반도체 모듈.
  35. 제3항에 있어서, 상기 패드의 이면과 상기 방열용 전극이 이면은, 실질적으로 동일한 평면에 배치되는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1280193B1 (en) * 2000-05-02 2011-06-29 JGC Catalysts and Chemicals Ltd. Method of manufacturing integrated circuit, and substrate with integrated circuit formed by the method of manufacturing integrated circuit
US6909178B2 (en) * 2000-09-06 2005-06-21 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
JP4283514B2 (ja) * 2002-09-24 2009-06-24 株式会社日立製作所 電子回路装置
KR20040080233A (ko) * 2003-03-11 2004-09-18 삼성전자주식회사 램프 및 이를 갖는 액정표시장치
DE102004015654A1 (de) * 2003-04-02 2004-10-21 Luk Lamellen Und Kupplungsbau Beteiligungs Kg Endstufe zum Ansteuern einer elektrischen Maschine
JP4012496B2 (ja) * 2003-09-19 2007-11-21 カシオ計算機株式会社 半導体装置
US20050207679A1 (en) * 2004-03-19 2005-09-22 Armstrong Stephen G Reclosable bag
JP4446772B2 (ja) * 2004-03-24 2010-04-07 三洋電機株式会社 回路装置およびその製造方法
JP4713131B2 (ja) * 2004-11-19 2011-06-29 株式会社マルチ プリント配線板及びそのプリント配線板の製造方法
JP2006339354A (ja) * 2005-06-01 2006-12-14 Tdk Corp 半導体ｉｃ及びその製造方法、並びに、半導体ｉｃ内蔵モジュール及びその製造方法
US7777310B2 (en) * 2007-02-02 2010-08-17 Stats Chippac Ltd. Integrated circuit package system with integral inner lead and paddle
GB2461548B (en) * 2008-07-02 2010-10-13 Thales Holdings Uk Plc Printed circuit board assembly
JP5099063B2 (ja) * 2009-03-31 2012-12-12 Ｔｄｋ株式会社 電子部品モジュール
DE112010001560B4 (de) * 2009-04-08 2020-08-13 Efficient Power Conversion Corporation GaN-FLIP-CHIP-Leistungstransistor mit elektrisch isolierter Rückseite
JP5516536B2 (ja) * 2011-09-14 2014-06-11 株式会社村田製作所 電子部品モジュールの製造方法
ITTO20120854A1 (it) * 2012-09-28 2014-03-29 Stmicroelectronics Malta Ltd Contenitore a montaggio superficiale perfezionato per un dispositivo integrato a semiconduttori, relativo assemblaggio e procedimento di fabbricazione
CN103077901B (zh) * 2013-02-06 2015-10-28 日月光半导体制造股份有限公司 半导体封装件的封装方法及应用其形成的半导体封装件
US10361650B2 (en) * 2016-04-06 2019-07-23 Lcdrives Corp. Half-bridge switching circuit system
TWI632838B (zh) * 2017-01-09 2018-08-11 鴻騏新技股份有限公司 雙晶片模組的取置焊接系統及雙晶片模組的組裝方法
CN109935557B (zh) * 2017-12-19 2023-05-30 恒劲科技股份有限公司 电子封装件及其制法
TWI659509B (zh) * 2017-12-19 2019-05-11 英屬開曼群島商鳳凰先驅股份有限公司 電子封裝件及其製法
KR20210017271A (ko) 2019-08-07 2021-02-17 삼성전기주식회사 반도체 패키지

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5352926A (en) * 1993-01-04 1994-10-04 Motorola, Inc. Flip chip package and method of making
JP3258764B2 (ja) * 1993-06-01 2002-02-18 三菱電機株式会社 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法
JP3056960B2 (ja) * 1993-12-27 2000-06-26 株式会社東芝 半導体装置及びｂｇａパッケージ
JPH08335653A (ja) * 1995-04-07 1996-12-17 Nitto Denko Corp 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア
US6404049B1 (en) * 1995-11-28 2002-06-11 Hitachi, Ltd. Semiconductor device, manufacturing method thereof and mounting board
US5942795A (en) * 1997-07-03 1999-08-24 National Semiconductor Corporation Leaded substrate carrier for integrated circuit device and leaded substrate carrier device assembly
US5869894A (en) * 1997-07-18 1999-02-09 Lucent Technologies Inc. RF IC package

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