KR20020027100A - 적층 패키지 - Google Patents

적층 패키지 Download PDF

Info

Publication number
KR20020027100A
KR20020027100A KR1020000058894A KR20000058894A KR20020027100A KR 20020027100 A KR20020027100 A KR 20020027100A KR 1020000058894 A KR1020000058894 A KR 1020000058894A KR 20000058894 A KR20000058894 A KR 20000058894A KR 20020027100 A KR20020027100 A KR 20020027100A
Authority
KR
South Korea
Prior art keywords
package
inner lead
bonded
top package
semiconductor chip
Prior art date
Application number
KR1020000058894A
Other languages
English (en)
Other versions
KR100668811B1 (ko
Inventor
이동주
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000058894A priority Critical patent/KR100668811B1/ko
Publication of KR20020027100A publication Critical patent/KR20020027100A/ko
Application granted granted Critical
Publication of KR100668811B1 publication Critical patent/KR100668811B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 적층 패키지를 개시한다. 개시된 본 발명의 적층 패키지는 바텀 패키지와 탑 패키지의 적층 구조로 이루어지며, 상기 바텀 패키지는 패들과 인너리드 및 아웃리드로 구성되는 리드 프레임의 패들 상에 에지 어레이 타입으로 본드패드들이 구비된 반도체 칩이 부착되고, 상기 본드패드는 인접된 인너리드 부분의 일측면과 와이어 본딩되며, 상기 와이어 본딩된 인너리드 부분의 타측면을 노출시키는 형태로 상기 반도체 칩 및 이에 와이어 본딩된 인너리드를 포함한 공간적 영역이 봉지된 구조로 이루어지며, 상기 탑 패키지는 하부면에 에지 어레이 타입으로 솔더 볼들이 배열된 볼 그리드 어레이 타입으로 이루어지고, 상기 바텀 패키지와 탑 패키지간의 전기적 접속은 상기 탑 패키지의 솔더 볼이 상기 바텀 패키지의 노출된 인너리드 부분에 조인트되는 것에 의해 이루어지는 것을 특징으로 한다.

Description

적층 패키지{STACK PACKAGE}
본 발명은 적층 패키지에 관한 것으로서, 특히, 칩 선택 핀의 연결이 용이하고, 그리고, 솔더 조인트의 신뢰성을 확보할 수 있는 적층 패키지에 관한 것이다.
전기·전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 많은 기술들이 제안·연구되고 있다. 그런데, 패키지는 하나의 반도체 칩이 탑재되는 것을 그 기본으로 하는 바, 이러한 패키지로는 소망하는 용량을 얻는데 한계가 있고, 그래서, 대용량 시스템에 적용할 경우에는 용량 부족이라는 문제점이 존재한다.
따라서, 용량 부족이라는 문제를 보완하기 위해 적층 패키지(Stack Package)가 제안되었으며, 이러한 적층 패키지는 하나의 패키지에 두 개 이상의 반도체 칩을 탑재시키는 방식, 또는, 두 개 이상의 패키지들을 적층시키는 방식을 통해 제조되고 있다.
도 1은 패키지들간의 적층을 통해 제조된 종래의 적층 패키지를 도시한 단면도로서, 도시된 바와 같이, 개별 공정을 통해 제작된 제1패키지(10 : 이하, 바텀 패키지라 칭함)와 제2패키지(20 : 이하, 탑 패키지라 칭함)가 상·하에 배치되고, 각 패키지(10, 20)의 외부로 인출된 리드 프레임(lead frame)의 아웃리드들(4, 14 ; 이하, 핀이라 칭함)은 동축 선상에 배치되어 동일 기능을 하는 것들끼리 상호·연결된다. 도면부호 A는 핀들(4, 14)간의 조인트 부분을 나타낸다.
여기서, 바텀 패키지(10) 및 탑 패키지(20)는, 주지된 바와 같이, 반도체 칩(1, 11)의 본드패드들(2, 12)이 리드 프레임의 인너리드들(3, 13)과 각각 접속되고, 상기 반도체 칩(1, 11)과 이에 접속된 인너리드들(3, 13)을 포함한 일정 공간 영역이 에폭시 몰딩 컴파운드와 같은 봉지제(5, 15)로 봉지된 구조이다.
그러나, 전술한 바와 같이 바텀 패키지와 탑 패키지는 그들간의 전기적 접속을 위해 동축 선상에 배치되어 동일 기능을 행하는 핀들끼리 각각 상호·연결되는데, 이때, 핀들간의 연결 부분인 솔더 조인트(solder joint)의 신뢰성이 확보되지 못하는 문제점이 있다.
또한, 바텀 패키지에 탑재된 반도체 칩과 탑 패키지에 탑재된 반도체 칩의 선택을 위한 칩 선택 핀의 배치 및 외부와의 연결이 용이하지 못한 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 핀들간의 연결 부분인 솔더 조인트의 신뢰성을 확보할 수 있고, 아울러, 칩 선택 핀의 배치 및 연결을 용이하게 할 수 있는 적층 패키지를 제공하는데, 그 목적이 있다.
도 1은 종래의 적층 패키지를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 바텀 패키지를 도시한 단면도.
도 3은 도 2의 리드 프레임을 도시한 평면도.
도 4는 본 발명의 실시예에 따른 탑 패키지를 개략적으로 도시한 단면도.
도 5는 본 발명의 실시예에 따른 적층 패키지를 도시한 단면도.
도 6은 본 발명의 다른 실시예에 따른 적층 패키지를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21,22 : 반도체 칩 23 : 리드 프레임
23a : 패들 23b : 인너리드
23c : 아웃리드 24 : 금속 와이어
25 : 봉지제 30 : 바텀 패키지
31 : 솔더 볼 40 : 탑 패키지
상기와 같은 목적을 달성하기 위한 본 발명의 적층 패키지는, 바텀 패키지와 탑 패키지의 적층 구조로 이루어지며, 상기 바텀 패키지는 패들과 인너리드 및 아웃리드로 구성되는 리드 프레임의 패들 상에 에지 어레이 타입으로 본드패드들이 구비된 반도체 칩이 부착되고, 상기 본드패드는 인접된 인너리드 부분의 일측면과 와이어 본딩되며, 상기 와이어 본딩된 인너리드 부분의 타측면을 노출시키는 형태로 상기 반도체 칩 및 이에 와이어 본딩된 인너리드를 포함한 공간적 영역이 봉지된 구조로 이루어지며, 상기 탑 패키지는 하부면에 에지 어레이 타입으로 솔더 볼들이 배열된 볼 그리드 어레이 타입으로 이루어지고, 상기 바텀 패키지와 탑 패키지간의 전기적 접속은 상기 탑 패키지의 솔더 볼이 상기 바텀 패키지의 노출된 인너리드 부분에 조인트되는 것에 의해 이루어지는 것을 특징으로 한다.
본 발명에 따르면, 바텀 패키지와 탑 패키지간의 전기적 접속이 솔더 볼에 의해 이루어지므로, 핀들간을 조인시키는 종래의 구조와 비교해서 솔더 조인트의 신뢰성을 향상시킬 수 있고, 또한, 탑 패키지를 볼 그리드 어레이 타입으로 제작함으로써, 칩 선택 핀의 배치 및 보드와의 연결을 용이하게 행할 수 있다.
(실시예)
이하, 첨부된 도면을 참조해서 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2 내지 도 5는 본 발명의 실시예에 따른 적층 패키지를 설명하기 위한 도면들로서, 여기서, 도 2는 본 발명의 바텀 패키지를 도시한 단면도이고, 도 3은 도 2의 리드 프레임에 대한 평면도이며, 도 4는 본 발명의 탑 패키지를 개략적으로 도시한 단면도이고, 도 5는 바텀 패키지와 탑 패키지가 적층된 본 발명의 적층 패키지를 도시한 단면도이다.
먼저, 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 바텀 패키지(30)는 패들(23a)과 인너리드(23b) 및 아웃리드(23c)로 구성되는 리드 프레임(23)의 패들(31) 상에 에지 어레이 타입(edge array type)으로 본드패드(도시안됨)가 구비된 반도체 칩(21)이 부착되고, 상기 본드패드는 인접된 인너리드 부분의 일측면과 금속 와이어(24)로 와이어 본딩되며, 상기 반도체 칩(21) 및 이에 와이어 본딩된 인너리드(23b)를 포함한 공간적 영역이 몰딩 컴파운드와 같은 봉지제(25)로 봉지된구조를 갖으며, 이때, 와이어 본딩된 인너리드 부분의 일측면과 대향하는 타측면은 봉지되지 않고 노출된다. 또한, 봉지제(25)의 외부로 인출된 아웃리드들(23c), 즉, 핀들은 소망하는 형태로 트림(trim) 및 포밍(forming)되어진다.
여기서, 리드 프레임(23)은 전술한 바와 같이 패들(23a)과 인너리드(23b) 및 아웃리드(23c)로 이루어지며, 특히, 도 3에 도시된 바와 같이, 노출된 인너리드 부분, 즉, 후속에서 설명되겠지만, 탑 패키지의 솔더 볼과 본딩될 인너리드 부분은 솔더 조인트의 신뢰성 향상을 위해, 다른 부분 보다 상대적으로 큰 크기로 설계된다.
그 다음, 도 4에 도시된 바와 같이, 본 발명의 탑 패키지(40)는 볼 그리드 어레이(Ball Grid Array) 타입으로 제작되며, 이때, 외부와의 전기적 접속 수단으로서 기능하게 되는 솔더 볼들(31)은 바텀 패키지의 노출된 인너리드 부분에 대응해서 하부면에 에지 어레이 타입으로 부착·배열된다.
또한, 자세하게 도시하지는 않았으나, 상기 탑 패키지(40)가 볼 그리드 어레이 타입으로 제작되는 바, 패턴 변경을 통해 칩 선택 핀의 위치 조절을 용이하게 할 수 있으며, 그래서, 바텀 패키지(30)와 탑 패키지(40)간의 전기적 접속 후, 각 패키지에서의 칩 선택 핀의 외부와의 연결을 용이하게 행할 수 있게 된다.
도 5는 본 발명의 적층 패키지를 도시한 단면도로서, 도시된 바와 같이, 전술한 구조의 바텀 패키지(30)의 상부에 탑 패키지(40)가 배치되며, 볼 그리드 어레이 타입으로 제작된 탑 패키지(40)의 솔더 볼(31)이 바텁 패키지(30)의 노출된 인너리드 부분에 본딩되는 것에 의해서, 상기 바텀 패키지(30)와 탑 패키지(40)간의전기적 접속이 이루어진다.
여기서, 전술한 바와 같이, 바텀 패키지(30)와 탑 패키지(40)간의 전기적 접속은 솔더 볼(31)에 의해 이루어지는 바, 아웃리드들, 즉, 핀들간을 조인트시키는 종래의 방법과 비교해서, 솔더 조인트의 신뢰성을 확보할 수 있게 된다.
도 6은 본 발명의 다른 실시예에 따른 적층 패키지를 도시한 단면도이다. 도시된 바와 같이, 이 실시예는 이전 실시예와 비교해서, 바텀 패키지(30)에 탑재되는 반도체 칩(22)이 에지 어레이 타입으로 본드패드들이 구비된 형태가 아니라, 센터 어레이 타입(center array type)으로 본드패드들이 구비된 경우이며, 이전 실시예와 마찬가지로, 솔더 조인트의 신뢰성을 향상시킬 수 있다.
이상에서와 같이, 본 발명은 바텀 패키지는 인너리드의 일부분을 노출시키는 형태로 제작하고, 그리고, 탑 패키지는 볼 그리드 어레이 타입으로 제작함으로써, 칩 선택 핀의 배치 및 연결을 용이하게 할 수 있으며, 특히, 상기 바텀 패키지와 탑 패키지간의 전기적 접속은 상기 솔더 볼에 의해 이루어지도록 함으로써, 솔더 조인트의 신뢰성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (2)

  1. 바텀 패키지와 탑 패키지의 적층 구조로 이루어진 적층 패키지로서,
    상기 바텀 패키지는 패들과 인너리드 및 아웃리드로 구성되는 리드 프레임의 패들 상에 에지 어레이 타입으로 본드패드들이 구비된 반도체 칩이 부착되고, 상기 본드패드는 인접된 인너리드 부분의 일측면과 와이어 본딩되며, 상기 와이어 본딩된 인너리드 부분의 타측면을 노출시키는 형태로 상기 반도체 칩 및 이에 와이어 본딩된 인너리드를 포함한 공간적 영역이 봉지된 구조로 이루어지며,
    상기 탑 패키지는 하부면에 에지 어레이 타입으로 솔더 볼들이 배열된 볼 그리드 어레이 타입으로 이루어지고,
    상기 바텀 패키지와 탑 패키지간의 전기적 접속은 상기 탑 패키지의 솔더 볼이 상기 바텀 패키지의 노출된 인너리드 부분에 본딩되는 것에 의해 이루어지는 것을 특징으로 하는 적층 패키지.
  2. 제 1 항에 있어서, 상기 솔더 볼이 본딩된 인너리드 부분은 그 이외 부분 보다 상대적으로 큰 크기를 갖는 것을 특징으로 하는 적층 패키지.
KR1020000058894A 2000-10-06 2000-10-06 적층 패키지 KR100668811B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000058894A KR100668811B1 (ko) 2000-10-06 2000-10-06 적층 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000058894A KR100668811B1 (ko) 2000-10-06 2000-10-06 적층 패키지

Publications (2)

Publication Number Publication Date
KR20020027100A true KR20020027100A (ko) 2002-04-13
KR100668811B1 KR100668811B1 (ko) 2007-01-17

Family

ID=19692259

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000058894A KR100668811B1 (ko) 2000-10-06 2000-10-06 적층 패키지

Country Status (1)

Country Link
KR (1) KR100668811B1 (ko)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08279593A (ja) * 1995-04-04 1996-10-22 Nec Corp 高密度実装を可能にした半導体装置
JP3132473B2 (ja) * 1998-06-19 2001-02-05 日本電気株式会社 半導体装置
KR100277874B1 (ko) * 1998-10-29 2001-02-01 김영환 초고집적회로 비·엘·피 스택 및 그 제조방법

Also Published As

Publication number Publication date
KR100668811B1 (ko) 2007-01-17

Similar Documents

Publication Publication Date Title
TWI495082B (zh) 多層半導體封裝
US7327020B2 (en) Multi-chip package including at least one semiconductor device enclosed therein
US7939924B2 (en) Stack type ball grid array package and method for manufacturing the same
US6876074B2 (en) Stack package using flexible double wiring substrate
KR100477020B1 (ko) 멀티 칩 패키지
JP2967344B2 (ja) 積層型半導体パッケージモジュール及び積層型半導体パッケージモジュールの製造方法
KR20020055603A (ko) 이중 다이 집적 회로 패키지
US20080164586A1 (en) Thin semiconductor package having stackable lead frame and method of manufacturing the same
US20020104874A1 (en) Semiconductor chip package comprising enhanced pads
KR20040062764A (ko) 칩 스케일 적층 패키지
US20060284298A1 (en) Chip stack package having same length bonding leads
US20080073779A1 (en) Stacked semiconductor package and method of manufacturing the same
US20090179318A1 (en) Multi-channel stackable semiconductor device and method for fabricating the same, and stacking substrate applied to the semiconductor device
JP2001156251A (ja) 半導体装置
US6849952B2 (en) Semiconductor device and its manufacturing method
US7154171B1 (en) Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
KR20010063236A (ko) 적층 패키지와 그 제조 방법
US20080073772A1 (en) Stacked semiconductor package and method of manufacturing the same
KR100668811B1 (ko) 적층 패키지
KR100443516B1 (ko) 적층 패키지 및 그 제조 방법
KR100437821B1 (ko) 반도체 패키지 및 그 제조방법
JP3850712B2 (ja) 積層型半導体装置
JP3466354B2 (ja) 半導体装置
KR100376884B1 (ko) 스택 패키지
KR100631945B1 (ko) 스택 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee