KR20020026813A - ＢｉＣＭＯＳ 주변 회로 및 ＥＳＤ 네트워크를 위한ＳｉＧｅ 트랜지스터, 버랙터 및 ｐ-ｉ-ｎ 속도 포화된안정화 소자 - Google Patents

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Abstract

낮은 전류에서 큰 전압을 버퍼링하기 위해 높은 속도 포화 저항 특성을 나타내도록 구성되는 SiGe 디바이스는 회로 어플리케이션에 대해, 회로 소자의 보호를 위해 회로 소자와 직렬로 접속된다. 양호하게는, 디바이스는 수신기 디바이스, 전원 클램프 회로 및 I/O 드라이버 회로에 대한 ESD 회로 보호를 제공하는 버퍼 소자로서 이용될 수 있다.

Description

ＢｉＣＭＯＳ 주변 회로 및 ＥＳＤ 네트워크를 위한 ＳｉＧｅ 트랜지스터, 버랙터 및 ｐ-ｉ-ｎ 속도 포화된 안정화 소자{SiGe TRANSISTOR, VARACTOR AND p-i-n VELOCITY SATURATED BALLASTING ELEMENT FOR BiCMOS PERIPHERAL CIRCUITS AND ESD NETWORKS}
본 발명은 일반적으로는 전자 디바이스의 정전기 방전 보호 및 과전류 보호에 관한 것으로, 특히 전자 I/O 회로를 보호하기 위한 ESD 회로 소자로서 기능하는 실리콘 게르마늄(SiGe) 디바이스의 이용에 관한 것이다.
BiCMOS 또는 CMOS에서의 정전기 방전 보호는 통상 저항 소자, 예를 들면 저항기를 이용한다. 그러나, BiCMOS 또는 CMOS에 이용되는 저항기 소자는 선형 저항 특성을 나타내고, 강한 속도 포화(커크, Kirk) 효과, 즉 디바이스의 전류-전압 곡선의 선형 저항 부분에서 상당히 위쪽인 높은 저항 상태를 나타내지 못한다. 결과적으로, 이들 형태의 저항 소자는 제한된 전류/전압 범위의 어플리케이션에 적합하고, 그 결과, 제한된 형태의 ESD 및 I/O 회로 어플리케이션에 적합하다.
강한 속도 포화 효과, 즉 높은 다이나믹 온-저항을 나타내고, 저항 버퍼링 및 I/O 네트워크와 ESD 네트워크의 저항기 안정화를 제공하도록 이용될 수 있는 디바이스를 제공하는 것이 매우 바람직하다.
또한, 강한 속도 포화(커크) 효과를 나타내고, 저항 버퍼링 및 I/O 네트워크와 ESD 네트워크의 저항기 안정화를 제공하도록 치수 조정된 SiGe 디바이스를 제공하는 것이 매우 바람직하다.
본 발명의 목적은 강한 속도 포화(커크) 효과를 나타내도록 치수 조정되고, 저항 버퍼링 및 I/O 네트워크와 ESD 네트워크의 저항기 안정화를 제공하도록 구성된 SiGe 디바이스를 제공하는 것이다.
본 발명의 다른 목적은 커크 효과 속도 포화를 이용하여 저항 버퍼링 및 I/O 네트워크와 ESD 네트워크의 저항기 안정화를 제공하는 다이오드형 구성에 이용되는 SiGe 트랜지스터를 제공하는 것이다.
본 발명에 따르면, 낮은 전류에서 큰 전압을 버퍼링하기 위해 높은 속도 포화 저항 특성(high velocity saturation resistance characteristic)을 나타내도록 구성되는 SiGe 디바이스에 있어서 회로 어플리케이션에 대해, 회로 소자의 보호를 위해 회로 소자와 직렬로 접속되는 SiGe 디바이스가 제공된다. 양호하게는, 디바이스는 수신기 디바이스, 전원 클램프 회로 및 I/O 드라이버 회로에 대한 ESD 회로 보호를 제공하는 버퍼 소자로서 이용될 수 있다.
본 발명의 추가적인 특징 및 장점들은 첨부된 도면을 참고로 하여 본 발명의 양호한 실시예를 설명한 이하의 상세한 설명을 통해 더 명백하게 될 것이다. 전체 도면에서 동일한 구성 요소는 동일한 참조 부호로 지정하였다.
도 1은 다양한 디바이스 구조 길이에서 다이오드형으로 구성된 SiGe npn 트랜지스터(및 버랙터 또는 PIN 다이오드)의 전류 대 전압 특성을 도시한 차트.
도 2 및 2a는 본 발명에 따른 다이오드 포화 안정화된 SiGe 디바이스를 구현하는 차동 수신기 회로 구성(10, 10')의 예를 도시한 도면.
도 3은 본 발명에 따른 SiGe 다이오드 속도 포화 안정화 소자(28a, ..., 28n)를 구현하는 바이폴라-기반 ESP 전력 클램프(20)의 예를 도시한 도면.
도 4는 본 발명의 속도 포화 다이오드 안정화 소자(38a, ..., 38n)를 갖는 CMOS-기반 ESD 전력 클램프(30)의 예를 도시한 도면.
도 4a는 본 발명의 속도 포화 다이오드 안정화 소자(38a, ..., 38n)를 갖는 도 4에서와 같이, 바이폴라 전력 클램프(30')의 실시예를 도시한 도면.
도 5는 본 발명에 따른 다이오드 포화 안정화된 SiGe 디바이스(48a, ..., 48n)를 포함하는 수신기 회로(40)의 예를 도시한 도면.
도 5a는 본 발명에 따른 다이오드 포화 안정화된 SiGe 디바이스(48a, ...,48n)의 다른 구성을 포함하는 도 5에서와 같이, 수신기 회로(40')의 다른 실시예를 도시한 도면.
도 6은 각각이 본 발명에 따른 각 전류 제한 SiGe 이종 접합 바이폴라 트랜지스터(HBT) 다이오드 포화 안정화 소자(58a, ... 58n)를 통해 입력 패드(52)로부터 신호를 수신하는 수신기 회로(54a, ..., 54n)의 네트워크를 포함하는 BiCMOS 수신기 회로(50)의 예를 도시한 도면.
도 6a는 본 발명에 따른 속도 포화 특성을 나타내는 다이오드 포화 안정화된 SiGe 디바이스(58a, ..., 58n)를 포함하는, 도 6과 같은 수신기 회로(50')의 다른 실시예를 도시한 도면.
도 7은 본 발명에 따른 SiGe 버랙터(PIN) 다이오드 구조(100)의 단면도.
도 8은 본 발명에 따른 SiGe 에피택셜 베이스 NPN(200)의 단면도.
도 9a 및 9b는 본 발명에 따라 구성된 각 SiGe 쇼트키(schottkey) 다이오드 디바이스(300, 400)의 단면도.
<도면의 주요 부호에 대한 간단한 설명>
10 : 차동 수신기 회로
12, 13 : 입력 패드
14, 15 : 트랜지스터 디바이스
18, 19 : 다이오드형으로 구성된 SiGe 다이오드 포화 소자
베이스-콜렉터 다이오드 구성과 같은 2단자 접속을 갖는 SiGe 디바이스는 베이스 영역이 긴 구조인 경우, 선형 특성을 유지한다. 구조 크기가 축소됨에 따라, 높은 전류에서의 디바이스의 다이나믹 온 저항이 감소한다. 표 1은 선형 저항, 속도 포화의 전이 전압, 포화 저항 및 구조 고장 전압 및 고장 전류를 갖는 다이오드 구성(베이스-콜렉터)의 SiGe npn 트랜지스터를 도시하고 있다.
테스트 모드 폭(㎛) 길이(㎛) R(선형)(Ω) 전이 전압(V) R(포화)(Ω) 고장 전압(V) 고장 전류(mA)
베이스-콜렉터 0.44 0.44 47.6 4.5 180 6.1 79
0.80 37.7 4.3 170 6.3 120
1.50 20.4 4.2 160 5.2 136
3.00 14.3 4.0 150 5.5 220
6.00 8.02 3.8 140 6.3 335
12.00 4.55 3.5 80 5.9 510
47.6 1.45 없음 없음 2.8 1.2A
표 1에 도시된 바와 같이, 베이스-콜렉터 다이오드 구성과 같은 이러한 2단자 접속을 갖는 SiGe 디바이스는 베이스 영역이 넓은 구조인 경우, 선형 특성을 유지한다. 또한, 구조 크기가 축소됨에 따라, 높은 전류에서의 디바이스의 다이나믹 온 저항이 감소한다. 표 1의 결과를 통해, 고장 이전에 포화 현상이 없이 큰 SiGe npn으로 낮은 선형 저항 구조를 얻을 수 있다는 것을 알 수 있다. 베이스 길이가 12㎛로 감소함에 따라, 속도 포화의 개시(onset)는 선형 저항보다 훨씬 위쪽인 높은 저항 상태로의 전이를 유도한다. 구조 전류는 증가되지 않으므로 고장 전류 510mA에서 5.9V의 전압을 버퍼링 이탈할 수 있도록 한다. 속도 포화가 발생하는 전압은 SiGe 트랜지스터 양단에서 약 3V이다.
도 1은 다양한 디바이스 구조 길이에서 다이오드형으로 구성된 SiGe npn 트랜지스터(및 버랙터 또는 PIN 다이오드)의 전류 대 전압 특성을 도시한 그래프(90)이다. 도 1에 도시된 바와 같이, 길이가 긴, 예를 들면 47㎛인 SiGe npn 트랜지스터(및 버랙터 또는 PIN 다이오드)는 라인(92)에 의해 표시된 바와 같이 속도 포화 효과를 나타내지 않는다. 도 1에 도시된 바와 같이, 예를 들면 길이가 12㎛인 낮은 선형 저항 SiGe npn 트랜지스터(및 버랙터 또는 PIN 다이오드 또는 npn 베이스-콜렉터 접합) 구조는 낮은 전압과 전류에서는 선형 저항(94)을 나타내고, 다이오드속도 포화(96)를 나타낸다. 라인(96)을 따른 일부 지점에서 디바이스가 고장난다. SiGe npn 트랜지스터(및 버랙터 또는 PIN 다이오드) 구조의 길이가 예를 들면 라인(97)으로 표시된 바와 같이 12㎛ 아래로 감소됨에 따라, 전류 성능은 감소되지만, 디바이스는 참조 부호 98로 도시된 바와 같이 더 낮은 전류에서 다이오드 속도 포화를 여전히 나타낸다.
특히, 이러한 효과를 이용하기 위해, 제1 실시예에서, SiGe npn(및 다른 실시예에서는 p-i-n SiGe 다이오드 및 SiGe 버랙터 또는 SiGe 쇼트키)은 주변 회로의 전열(electrothermal) 고장을 회피할 수 있도록 주변 수신기 또는 드라이버와 직렬 구성으로 배치된다. 소자는 또한 복수의 병렬 I/O 소자와 병렬인 복수의 SiGe 트랜지스터로 분할되어 전류 분산 및 속도 포화 효과를 제공한다. SiGe p-i-n 다이오드 및 버랙터 구조는 또한 콜렉터 포화 현상을 나타내고, 도 1의 데이터는 낮은 저항 상태로부터 높은 저항 상태로의 전이를 나타낸다. 이들 구조들은 또한 포화 상태가 된 경우에 10 내지 20배 저항 증가를 나타낸다. 따라서, 본 발명에 따르면, SiGe npn, 버랙터 또는 p-i-n 다이오드는 I/O 네트워크 디바이스와 직렬 구성으로 구성되고, 콜렉터 포화는 I/O 회로를 보호하는데 양호하게 이용된다. 이들 소자들은 I/O 네트워크의 모든 I/O 레그(leg) 양단의 전류 안정화를 위해 병렬 구성으로 배치될 수 있다.
도 2 내지 8은 다이오드형으로 구성된 SiGe 속도 포화 소자, SiGe p-i-n 다이오드, SiGe 버랙터 또는 쇼트키 다이오드 등을 포함하는 본 발명에 따른 SiGe 구조에 대한 여러가지 회로 어플리케이션을 도시하고 있다. 도 2 내지 8의 디바이스들은 1) 수신기 네트워크 - 실시예는 SiGe npn 수신기의 에미터 또는 베이스와 직렬인 다이오드 구성의 SiGe임 -, 2) I/O 드라이버 회로 - 실시예는 SiGe npn 드라이버 풀-다운과 직렬인 풀-다운 네트워크내의 SiGe npn을 포함함 -, 및 3) ESD 전력 클램프 - 실시예는 ESD 전력 클램프 NFET 또는 SiGe npn 출력 클램프 소자와 직렬인 출력 SiGe npn을 포함함 -를 포함한다.
도 2에 도시된 바와 같이, 본 발명에 따른 다이오드 포화 안정화된 SiGe 디바이스(18, 19)를 포함하는 차동 수신기 회로(10)의 예를 도시하고 있다. 차동 수신기 회로(10)는 차동 수신 구성으로 각 트랜지스터 디바이스(14, 15)에 접속되는 입력 신호를 수신하기 위한 제1 및 제2 입력 패드(12, 13)를 포함하고, 각 트랜지스터 디바이스(14, 15)의 에미터는 과전류 보호를 제공하기 위해 다이오드형으로 구성된 각각의 SiGe 다이오드 포화 소자(18, 19)와 직렬로 접속된다. 도 2a는 본 발명에 따른 속도 포화 특성을 나타내는 다이오드 포화 안정화된 SiGe 디바이스(18')를 포함하는 차동 수신기 회로(10')의 다른 실시예를 도시하고 있다.
도 3은 본 발명에 따른 SiGe 다이오드 속도 포화 안정화 소자(28a, ..., 28n)를 구비한 바이폴라-기반 ESD 전력 클램프(20)의 예를 도시하고 있다. ESD 전력 클램프(20)는 과전류 전력 공급 Vdd 조건을 검출하고, 그 조건에서 브레이크 다운되어, 칩 과전류 보호를 제공하기 위해 Vdd와 접지 사이의 임피던스를 효율적으로 감소시키도록 직렬로 접속되는 하나 이상의 SiGe npn 출력 클램프 소자(24a, ..., 24n)에 대한 베이스 드라이브를 제공하는 SiGe npn 트리거 디바이스(22)를 포함한다. 다이오드형으로 구성된 SiGe 포화 소자(28a, ..., 28n)는 SiGe npn 디바이스(24a, ..., 24n)의 저항기 안정화를 제공한다.
도 4는 속도 포화 다이오드 안정화 소자(38a, ..., 38n)를 갖는 CMOS-기반 전력 클램프(30)의 예를 도시하고 있다. CMOS 기반 전력 클램프(30)는 하나 이상의 인버터 디바이스(35)로 구성되는 인버터 드라이브 회로(36)를 통해 복수의 NFET 핑거(게이트; 34a, ..., 34n)를 구동하는 저항기(R) 및 커패시터(C) 소자에 의해 결정된 시정수의 순서에 따라 디바이스 트리거를 제공하는 RC 판별기 회로(32)를 포함한다. 디바이스의 전원 Vdd는 각 다이오드형으로 구성된 SiGe 포화 소자(SiGe npn, SiGe p-i-n, 버랙터 또는 쇼트키)(38a, ..., 38n)를 통해 각 NFET 핑거(34a, ..., 34n)에 접속되어 각 MOSFET(34a, ..., 34n)을 통해 일정 전류를 제공한다.
도 4a는 전류를 접지로 제한하기 위한 각 다이오드형으로 구성된 SiGe 포화 소자(SiGe npn, SiGe p-i-n, 버랙터 또는 쇼트키)(38a, ..., 38n)를 통해 디바이스의 전원 Vdd가 바이폴라 디바이스 핑거(37a, ..., 37n) 각각에 접속되는 바이폴라 전력 클램프(30')의 실시예를 도시하고 있다.
도 5는 본 발명에 따른 다이오드 포화 안정화된 SiGe 디바이스(48a, ..., 48n)를 포함하는 수신기 회로(40)의 예를 도시하고 있다. 수신기 회로(40)는 입력 신호를 수신하도록 구성된 복수의 트랜지스터 수신 디바이스(44a, ..., 44n) 각각에 접속된 입력 패드(42)를 포함하고, 각 트랜지스터 디바이스(44a, ..., 44n)의 에미터는 과전류 보호를 제공하기 위해 각 다이오드형으로 구성된 SiGe 다이오드 포화 소자(또는 SiGe 버랙터 또는 p-i-n)(48a, ..., 48n)에 직렬로 접속된다. 도 5a는 본 발명에 따른 속도 포화 특성을 나타내는 다이오드 포화 안정화된 SiGe 디바이스(48a, ..., 48n)를 포함하는 수신기 회로(40')의 다른 실시예를 도시하고 있다.
도 6은 각각이 본 발명에 따른 각 전류 제한 SiGe 이종 접합(heterojunction) 바이폴라 트랜지스터(HBT) 다이오드 포화 안정화 소자(58a, ..., 58n)를 통해 입력 패드(52)로부터 신호를 수신하는 수신기 디바이스(54a, ..., 54n)(예를 들면, npn SiGe 수신기)의 네트워크를 포함하는 BiCMOS 수신기 회로(50)의 예를 도시하고 있다. 도 6a는 본 발명에 따른 속도 포화 특성을 나타내는 다이오드 포화 안정화된 SiGe 디바이스(58a, ..., 58n)를 포함하는 수신기 회로(50')의 다른 실시예를 도시한다.
도 7을 참조하면, 본 발명에 따른 SiGe 버랙터(또는 PIN) 다이오드 구조(100)의 단면도를 도시하고 있다. 특히, 도 7의 SiGe 버랙터(PIN) 다이오드 구조는 npn 트랜지스터 구조로부터 형성되고, 예를 들면 p형 기판인 반도체 기판(102), N++ 재료로 형성된(이온 주입된) 서브-콜렉터 층(104) 및 에피택셜(Epitaxial) 콜렉터(106) 상의 분리 영역 사이에 형성된 단일 결정 SiGe p+ 재료로 형성되는 진성 베이스 영역(108)과 N-재료로 형성되는(에피택셜 성장 또는 이온 주입된) 에피택셜 콜렉터 영역(106)을 정의하는 2개의 얕은 트렌치 분리 영역(STI, 110a, 110b)을 포함한다. 또한 각 STI 영역(110a, 110b)과 중첩되는 관계로 베이스 영역(108)의 상부에 초고(ultra-high) 진공 화학 증기 정의(UHV/CVD) 프로세스에 의해 형성된 저온 에피택시(LTE)(low-temperature epitaxy) 폴리실리콘 게르마늄 외인성(extrinsic) 베이스 영역(112)을 더 포함한다. Ge 농도는 베이스영역의 프로파일 및 디바이스 최적화를 위한 위치 의존 SiGe 합금 막을 제공하는 막 피착 프로세스 동안에 가변될 수 있다는 것은 자명하다. 예를 들면, STI 영역들 사이의 베이스 영역(108)의 상부에 형성되는 도핑된 에피택셜 SiGe 영역(115, 예를 들면 p+ 재료)이 LTE 폴리실리콘 게르마늄 층(112)에 포함된다. 다이오드 컨택트, 예를 들면 미러링된(mirrored) 금속 컨택트(117a, 117b)는 LTE SiGe층(112)의 상부에 형성되고, 도시된 바와 같이 각 SiGe층(112)의 면(118a, 118b)의 각 측면 상의 각 STI 영역(110b)과 정렬되어 배치된다. 버랙터 구조는 서브 콜렉터(104)와 에피택셜 콜렉터(106) 영역들 사이에 형성된 N+ 페디스털 주입(reach-through) 영역(120)을 더 포함한다. 페디스털 주입이 없다면, 구조는 SiGe p-i-n 구조로 지칭된다. 페디스털 주입 영역은 선택적이고, RF 디바이스 차단(cut-off) 주파수 fT를 증가시키고 저저항(low-resistance) 콜렉터를 제공함으로써 고주파 SiGe npn 디바이스 성능을 향상시키기 위한 버랙터(도 7) 및 이종 접합 바이폴라 트랜지스터(HBT) 디바이스에 형성될 수 있으며, 또한 콜렉터-에미터 브레이크다운 전압(BVCEO)을 증가시키고, 속도 포화 효과를 개선하여 ESD 상태를 강화시킨다.
도 8은 본 발명에 따른 SiGe 에피택셜 베이스 NPN(200)의 단면도를 도시하고 있다. 특히, 도 8의 SiGe 에피택셜 베이스 NPN 구조는 예를 들면 p형 기판인 반도체 기판(202), N+ 재료로 형성된(이온 주입된) 서브 콜렉터(204) 및 에피택셜 콜렉터 영역(206)을 정의하는 2개의 얕은 트렌치 분리 영역(STI, 210a, 210b)을 포함하는 HBT 디바이스이다. 또한 각 STI 영역(210a, 210b)과 중첩되는 관계로 베이스 영역(208)의 상부 상에 UHV/CVD 프로세스에 의해 p-도펀트 재료로 형성되는 저온 에피택시(LTE) 폴리실리콘 게르마늄 외인성 베이스 영역(212)을 더 포함한다. Ge 농도는 베이스 영역의 프로파일 및 디바이스 최적화를 위한 위치 의존 SiGe 합금 막을 제공하는 막 피착 프로세스 동안에 가변될 수 있다는 것은 자명하다. 또한, 콜렉터 영역(206)안으로 연장되고, 외인성 베이스 저항을 감소시키기 위한 각 STI 영역(210a, 210b)을 접하는 예를 들면, p+ 도펀트 재료인 외인성 베이스 주입 영역(215a, 215b)을 더 포함한다. 통상의 처리 단계들에 따르면, 실리콘 산화물(220) 및 질화막 층(224)은 베이스 영역(LTE SiGe 막, 212) 상에 형성되고, 마스크를 이용하여 에미터 홀이 에칭되어 LTE SiGe 막(212)내에 에미터 윈도우를 정의한다. N+ 에미터 도핑된 주입 영역(225)이 형성되는 것은 이러한 에미터 윈도우를 통해서이다. 최종 N+ 도핑된 폴리실리콘 에미터 막(230)은 에미터 영역(225)의 상부에 형성되어 실리콘 산화물과 질화막 층(220, 224)을 덮는다. 최종적으로, 에미터(240), 베이스(250), 및 콜렉터 컨택트들이 형성된다.
도 9a는 도 7의 P-I-N 다이오드 구조(100)와 유사한 SiGe 쇼트키 다이오드 구성(300)의 단면도를 도시하고 있다. 도 9a의 구성은 도 7과 비교할 때, 페디스털 주입 구조가 없고, 금속 층(315)을 포함한다. 특히, 도 9a에 도시한 바와 같이, SiGe 쇼트키 다이오드 구성은, 예를 들면 p형 기판인 반도체 기판(302), N++ 재료로 형성된(이온 주입된) 서브-콜렉터 층(304) 및 단일 결정 SiGe p+ 재료로 형성되는 진성 베이스 영역(308a, 308b)과 N-재료로 형성되는(에피택셜 성장 또는 이온 주입된) 에피택셜 콜렉터 영역(306)을 정의하는 2개의 얕은 트렌치 분리 영역(STI, 310a, 310b)을 포함한다. 이 영역의 상부 상에는 컨택트(317a, 317b)와의 접속을 위한 티타늄 실리사이드 금속층(315)이 형성된다.
도 9b는 도 9a의 쇼트키 다이오드 구성(300)과 유사하지만, UHV/CVD 프로세스에 의해 형성된 LTE 폴리실리콘 게르마늄 외인성 베이스 영역(412a, 412b)을 더 포함하는 SiGe 쇼트키 다이오드 구성(400)의 단면도를 도시하고 있다. 특히, SiGe 쇼트키 디바이스(400)는, 예를 들면 p형 기판인 반도체 기판(402), N++ 재료로 형성된(이온 주입된) 서브-콜렉터 층(404) 및 단일 결정 SiGe p+ 재료로 형성되는 진성 베이스 영역(408a, 408b)과 N-재료로 형성되는 에피택셜 콜렉터 영역(406)을 정의하는 2개의 얕은 트렌치 분리 영역(STI, 410a, 410b)을 포함한다. 본 발명에 따른 실리사이드 층(415, 예를 들면, 자기 정열된 또는 살리사이드(Salicide) 층)은 각 영역(412a, 412b) 및 진성 베이스 영역(408a, 408b)과 중첩되는 관계이다.
도 7, 도 8, 도 9a 및 도 9b에 도시된 각 디바이스에 대한 도펀트 농도는 다음과 같다. SiGe npn을 위한 에미터 영역은 어느 곳이든 1019cm-3내지 1022cm-3범위의 도펀트 농도를 포함하고, SiGe 베이스 영역은 어느 곳이든 1017cm-3내지 1019cm-3범위의 도펀트 농도를 포함한다. SiGe 베이스 영역의 Ge 농도는 0%보다 더 크고, 그 피크 값은 어느 곳이든 5% 내지 25%의 범위이다. 형성되는 Ge 프로파일은 삼각형 형태, 사다리꼴(안정된) 또는 사각형 형태를 가지고 있다. 콜렉터 영역에 대해서는, 도펀트 농도값은 어느 곳이든 1017cm-3(낮은 도펀트 콜렉터 영역) 내지 1021cm-3(더 높이 도핑된 콜렉터 영역)범위이다.
본 발명을 양호한 실시예를 통해 설명하고 구체적으로 나타냈지만, 본 기술계의 숙련자라면, 첨부된 특허청구범위의 범주로만 제한되어야 하는 본 발명의 범주 및 사상을 벗어나지 않고서도 형태와 세부적인 것에서 다양한 변화를 만들 수 있다는 것은 자명하다.
본 발명에 따르면, 강한 속도 포화(커크) 효과를 나타내도록 치수 조정되고, 저항 버퍼링 및 I/O 네트워크와 ESD 네트워크의 저항기 안정화를 제공하도록 구성된 SiGe 디바이스를 제공할 수 있다.
또한, 커크 효과 속도 포화를 이용하여 저항 버퍼링 및 I/O 네트워크와 ESD 네트워크의 저항기 안정화를 제공하는 다이오드형 구성의 SiGe 트랜지스터를 제공할 수 있다.

Claims (22)

  1. 낮은 전류에서 큰 전압을 버퍼링하기 위해 높은 속도 포화 저항 특성을 나타내도록 구성되는 SiGe 디바이스에 있어서,
    회로 어플리케이션에서, 회로 소자의 보호를 위해 상기 회로 소자와 직렬로 접속되는 SiGe 디바이스.
  2. 제1항에 있어서,
    콜렉터, 베이스 및 에미터 영역을 구비하는 이종 접합 바이폴라 트랜지스터(HBT;Hetero junction Bipolar Transistor)로서 구성되고,
    상기 베이스는 상기 에미터에 전기적으로 접속되어, 전압이 인가된 경우, 상기 높은 속도 포화 저항 특성을 나타낼 수 있는 SiGe 베이스-콜렉터 다이오드 구조를 규정하는 SiGe 디바이스.
  3. 제1항에 있어서, 콜렉터 및 베이스 영역을 포함하고, 상기 각 영역이 선택적으로 도핑되어 상기 높은 속도 포화 저항 특성을 나타내도록 구성된 SiGe 다이오드 디바이스를 형성하는 SiGe 디바이스.
  4. 제3항에 있어서, 상기 SiGe 다이오드 디바이스의 상기 콜렉터 영역이 선택적으로 도핑된 페디스털(pedestal) 주입 영역을 포함하여 상기 높은 속도 포화 저항특성을 나타내도록 구성된 SiGe 버랙터 디바이스를 형성하는 SiGe 디바이스.
  5. 제3항에 있어서, 상기 선택적으로 도핑된 베이스 및 콜렉터 영역과 인터페이싱하는 금속층을 더 포함하여 상기 높은 속도 포화 저항 특성을 나타내도록 구성된 SiGe 쇼트키 다이오드를 형성하는 SiGe 디바이스.
  6. 제2항에 있어서, 상기 회로 어플리케이션은 신호를 수신하기 위한 회로 소자를 구비하는 수신기 회로를 포함하고, 상기 회로 소자는 상기 SiGe 베이스-콜렉터 다이오드 구조와 그의 베이스 단자를 통해 직렬로 접속되는 SiGe 디바이스.
  7. 제2항에 있어서, 상기 회로 어플리케이션은 신호를 수신하기 위한 회로 소자를 구비하는 수신기 회로를 포함하고, 상기 회로 소자는 상기 SiGe 베이스-콜렉터 다이오드 구조와 그의 콜렉터 단자를 통해 직렬로 접속되는 SiGe 디바이스.
  8. 제3항에 있어서, 상기 회로 어플리케이션은 신호를 수신하기 위한 회로 소자를 구비하는 수신기 회로를 포함하고, 상기 회로 소자는 상기 SiGe 버랙터 디바이스 구조와 그의 베이스 단자를 통해 직렬로 접속되는 SiGe 디바이스.
  9. 제3항에 있어서, 상기 회로 어플리케이션은 신호를 수신하기 위한 회로 소자를 구비하는 수신기 회로를 포함하고, 상기 회로 소자는 상기 SiGe 버랙터 디바이스 구조와 그의 콜렉터 단자를 통해 직렬로 접속되는 SiGe 디바이스.
  10. 제6항 및 제9항 중 어느 한 항에 있어서, 상기 수신기 회로는 차동 수신기를 포함하는 SiGe 디바이스.
  11. 제2항에 있어서, 상기 회로 어플리케이션은 전압 전원과 접속된 하나 이상의 트랜지스터 디바이스 출력 클램프 소자들을 구비하는 전원 클램프 회로를 포함하고, 상기 회로 어플리케이션은 상기 전원과 상기 트랜지스터 디바이스 출력 클램프 소자의 상기 한 단자와의 사이에 직렬 접속된 상기 SiGe 다이오드 구조를 더 포함하는 SiGe 디바이스.
  12. 제11항에 있어서, 상기 회로 어플리케이션의 트랜지스터 디바이스는 CMOS-기반 FET 디바이스(CMOS-based FET Device)를 포함하는 SiGe 디바이스.
  13. 제11항에 있어서, 상기 회로 어플리케이션의 트랜지스터 디바이스는 바이폴라 접합 기반 트랜지스터 디바이스를 포함하는 SiGe 디바이스.
  14. 제2항에 있어서, 상기 회로 어플리케이션은 전압 전원과 접속된 하나 이상의 트랜지스터 디바이스 출력 클램프 소자들을 구비하는 전원 클램프 회로를 포함하고, 상기 회로 어플리케이션은 상기 트랜지스터 디바이스 출력 클램프 소자의 한단자와 접지 사이에 직렬 접속된 상기 SiGe 베이스-콜렉터 다이오드 구조를 더 포함하는 SiGe 디바이스.
  15. 제2항에 있어서, 상기 회로 어플리케이션은 입력 신호를 수신하기 위한 하나 이상의 SiGe 바이폴라 트랜지스터 수신기 디바이스들을 구비하는 BiCMOS 수신기 네트워크를 포함하고, 상기 회로 어플리케이션은 상기 하나 이상의 SiGe 바이폴라 트랜지스터 수신기 디바이스의 각각의 베이스 입력과 직렬 접속된 상기 SiGe 베이스-콜렉터 다이오드 구조를 더 포함하는 SiGe 디바이스.
  16. SiGe 디바이스에 있어서,
    제1 도전형의 반도체 기판;
    상기 반도체 기판의 상부 상에 형성되는, 제2 도전형의 도핑된 콜렉터 영역; 및
    상기 도핑된 콜렉터 영역의 상부측에 형성되는 상기 제1 도전형의 베이스 영역
    을 포함하고,
    낮은 전류에서 큰 전압을 버퍼링하기 위해 높은 속도 포화 저항 특성을 나타내도록 구성되는 SiGe 디바이스.
  17. 제16항에 있어서, 상기 도핑된 콜렉터 영역은 상기 도핑된 콜렉터 영역과 다른 농도의 상기 제2 도전형 재료로 구성되는 페디스털 영역을 포함하는 SiGe 디바이스.
  18. 제16항에 있어서, 상기 제2 베이스 영역의 상부측에 형성되는 상기 제1 도전형의 폴리실리콘 게르마늄 층을 더 포함하고, 상기 폴리실리콘 게르마늄 층은 저온 에피택시에 의해 성장되며, 상기 베이스 영역과 다른 도핑 농도의 상기 제1 도전형인 SiGe 디바이스.
  19. 제16항에 있어서, 상기 도핑된 콜렉터 영역은 서브-콜렉터(sub-collector) 층을 포함하는 SiGe 디바이스.
  20. 제16항에 있어서, 상기 베이스 영역과 상기 도핑된 콜렉터 영역을 규정하는 트렌치 분리 영역을 더 포함하는 SiGe 디바이스.
  21. SiGe 디바이스에 있어서,
    제1 도전형의 반도체 기판;
    상기 반도체 기판의 상부 상에 형성되는, 제2 도전형의 도핑된 콜렉터 영역;
    상기 도핑된 콜렉터 영역의 상부측에 형성되고, 저온 에피택시에 의해 성장되는, 상기 제1 도전형의 폴리실리콘 게르마늄 층 - 상기 제1 도전형의 폴리실리콘 게르마늄 층은 베이스 영역을 형성함 - ;
    상기 베이스 영역 상에 형성된 유전체; 및
    상기 베이스 영역과 정렬되어 상기 유전체의 상측에 형성되는 상기 제2 도전형의 폴리실리콘 게르마늄 층 - 상기 제2 도전형의 폴리실리콘 게르마늄 층은 에미터 영역을 형성함 -
    을 포함하고,
    상기 제1 도전형의 상기 도핑된 폴리실리콘 게르마늄 층은 상기 에미터 층과 접촉하여 상기 제2 도전형으로 형성되는 에미터 영역을 포함하며,
    상기 SiGe 디바이스 베이스 영역은 상기 에미터 베이스 영역과 전기적으로 접속되고, 상기 콜렉터와 베이스 영역은 베이스-콜렉터 다이오드를 형성하며, 낮은 전류에서 큰 전압을 버퍼링하기 위해 높은 속도 포화 저항 특성을 나타내도록 선택적으로 도핑되는 SiGe 디바이스.
  22. 제21항에 있어서, 상기 콜렉터 영역은 고주파 어플리케이션을 위한 RF 디바이스 차단 주파수 fT를 증가시키고 속도 포화 효과를 개선시킴으로써, 고주파 SiGe npn 디바이스 성능을 향상시키기 위해 상기 도핑된 콜렉터 영역과 다른 농도의 상기 제2 도전형 재료로 구성되는 페디스털 영역을 포함하는 SiGe 디바이스.
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