CN1214463C - 一种硅锗器件 - Google Patents
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Abstract
一种SiGe器件，被配置为可呈现出高速饱和电阻特性，用于缓冲低电流下的大电压，其中对于电路应用，SiGe器件与电路元件串联连接，用于对电路元件进行保护。有利地，可将器件用作一种缓冲元件，对接收器器件、电源钳位电路以及I/O驱动器电路提供ESD电路保护。
Description
技术领域
本发明一般涉及电子器件的静电放电保护以及过流保护，具体地涉及用于保护电子I/O电路的、作为ESD电路元件的硅锗(SiGe)器件的使用。
背景技术
在BiCMOS或CMOS电子器件中的静电放电保护一般使用例如象电阻器这样的电阻性元件。但是，在BiCMOS或CMOS中使用的电阻元件表现出线性电阻特性，并未显示出强烈的速度饱和(Kirk)效应，即在器件的电流-电压曲线的线性电阻部分上的非常重要的一种高电阻状态。因此，这些类型的电阻性元件可能适于在受限电流/电压范围内使用，因而，适于在有限类型的ESD以及I/O电路中使用。
非常需要提供一种器件，它能显示出强烈的速度饱和效应，即高动态导通电阻(high dynamic-on resistance)，它可被用于提供I/O网络(network)和ESD网络的电阻缓冲以及电阻器镇流。
另外，还非常需要提供一种能表现出强烈的速度饱和(Kirk)效应的SiGe器件，以便提供I/O网络和ESD网络的电阻缓冲以及电阻器镇流。
发明内容
本发明的一个目的是提供一种能显示出强烈的速度饱和(Kirk)效应的SiGe晶体管器件，它被配置为能提供I/O网络和ESD网络的电阻缓冲(resistance buffering)以及电阻器镇流。
本发明的另一个目的是在二极管的(diodic)配置中提供一种SiGe晶体管，它能提供I/O网络和ESD网络的电阻缓冲以及电阻器镇流，它利用了Kirk效应速度饱和。
依据本发明，提供了一种SiGe器件，它被配置为可以显示出在低电流时缓冲高电压的速度饱和电阻特性，其中，在网络应用中，SiGe器件与一个电路元件串联连接，以便保护该电路元件。有利地，将这种器件用作一个缓冲器件，为接收机设备、电源钳位电路以及I/O驱动电路提供ESD电路保护。
依据本发明的另一方面，提供了一种SiGe器件，包括：第一导电率类型的半导体衬底；形成于所述半导体衬底顶部的掺杂的一个集电区，所述掺杂的集电区为第二导电率类型；以及第一导电率类型的基区覆盖所述掺杂的集电区，其中，将所述器件配置为能显示出速度饱和电阻特性，以便缓冲低电流下的大电压。
依据本发明的另一方面，提供了一种SiGe器件，包括：第一导电率类型的半导体衬底；形成于所述半导体衬底顶部的掺杂的集电区，所述掺杂的集电区具有第二导电率类型；第一导电率类型的多晶硅锗层形成了覆盖所述掺杂的集电区的一个基区，所述多晶硅锗层是通过低温外延而生长的，形成于所述基区上的一个电介质薄膜；以及第二导电率类型的多晶硅锗层形成了覆盖所述电介质薄膜对准所述基区的一个发射区，所述第一导电率类型的所述掺杂的多晶硅锗层包括与所述发射极层接触的由所述第二导电率类型形成的一个发射区，其中，所述SiGe器件的基区与所述发射区电连接，所述集电区以及基区形成了一个基极-集电极二极管，所述器件被有选择地掺杂，使其显示出速度饱和电阻特性，以便缓冲低电流下的大电压。
附图说明
通过参照附图所作的以下详细的说明，可使本发明的另外的特征以及优点更加突出，这些附图具体说明并显示了本发明的优选实施例，其中，在所有附图中，相似的元件标有相同的参考号；其中：
图1是一曲线，它显示了在各种器件结构长度下的二极管配置的SiGe npn晶体管(以及变容二极管或PIN二极管)的电流-电压特性。
图2和2A显示了依据本发明的能实现二极管饱和镇流的SiGe器件的一个差动式接收器电路结构10、10’的实例。
图3显示了能实现依据本发明的SiGe二极管速度饱和镇流元件28a、......、28n的基于双极型的ESD功率钳位的一个实例。
图4显示了具有本发明的速度饱和二极管镇流元件38a、......、38n的基于CMOS的ESD功率钳位30的一个实例。
图4A显示了一种双极型功率钳位30’的一个实例，它如图4所示，具有本发明的速度饱和二极管镇流元件38a、......、38n。
图5显示了接收器电路40的一个实例，该接收器电路包括依据本发明的二极管饱和镇流的SiGe器件48a、......、48n。
图5A显示了如图5相的接收器电路器40’的另一个实例，，该接收器电路包括依据本发明的二极管饱和镇流SiGe器件48a’、......、48n’。
图6显示了依据本发明的包含接收器器件54a、......、54n网络的BiCMOS接收器电路50的一个实例，每一个接收器器件都接收来自输入板(input pad)52的经过各个电流限定的SiGe异质结双极型晶体管(HBT)二极管饱和镇流元件58a、......、58n的信号。
图6A显示了依据本发明如图6的接收器电路50’的另一个实施例，该电路包括显示出速度饱和特性的二极管饱和镇流的SiGe器件58’、......、58n’。
图7显示了依据本发明的SiGe变容二极管(PIN)二极管结构100的横截面图。
图8显示了依据本发明的SiGe外延基区NPN 200的横截面图。
图9(a)和9(b)分别显示了依据本发明而配置的SiGe肖特基二极管器件300、400的横截面图。
具体实施方式
在例如象基极-集电极二极管配置这样的两个端子连接的SiGe器件，当该结构具有一个长的基区时，它保持线性特性。随着结构尺寸的减小，器件在高电流下的动态导通电阻降低。下面的表1显示了二极管配置的SiGe npn所具有线性电阻、速度饱和的过渡电压(transition voltage)、饱和电阻以及结构的失效电压和失效电流：
| 测试模式 | 宽度 | 长度 | R(线性) | 过渡电压 | R(饱和的) | 失效电压 | 失效电流 |
| 基极-集电极 | 0.44um | 0.44 | 47.6欧姆 | 4.5V | 180欧姆 | 6.1V | 79mA |
| 0.8 | 37.7 | 4.3V | 170欧姆 | 6.3 | 120 | ||
| 1.5 | 20.4 | 4.2V | 160欧姆 | 5.2 | 136 | ||
| 3 | 14.3 | 4.0V | 150欧姆 | 5.5 | 220 | ||
| 6 | 8.02 | 3.8V | 140欧姆 | 6.3 | 335 | ||
| 12 | 4.55 | 3.5V | 80欧姆 | 5.9 | 510 | ||
| 47.6 | 1.45 | 无 | 无 | 2.8V | 1.2安培 |
表1
如表1所示，SiGe器件采用这样的两个端子连接，即基极-集电极二极管配置，当该结构具有一个宽基区时，保持一种线性特性，此外，随着结构尺寸的减小，在高电流下的器件的动态导通电阻降低。表1的结果还显示了，使用大的SiGe npn，可以获得一种低线性电阻结构，它在失效之前不出现饱和现象。当基区长度降低到12μm，速度饱和突然开始导致一种到高电阻状态的过渡，这在线性电阻上是非常明显的。在510mA的失效电流下，该结构电流并没有增加导致缓冲掉5.9伏特电压的能力。发生速度饱和时的跨在SiGe晶体管上的电压大约为3V。
图1是一曲线90，它显示了各种器件结构长度下的基于二极管配置的SiGe npn晶体管(以及变容二极管或PIN二极管)的电流-电压特性。如图1所示，较长长度的SiGe npn晶体管(以及变容二极管或PIN二极管)，例如47μm，并未显示出如线92所示的速度饱和效应。如图1所示，低线性电阻的SiGe npn晶体管(以及变容二极管或PIN二极管或npn基极-集电极结)结构，例如是在长度为12μm时，在低电压和电流下显示出一种线性电阻94，显示出二极管速度饱和96。器件在沿着线96的某些点上会失效。随着SiGe npn晶体管(以及变容二极管或PIN二极管)结构的长度降低，例如如线97所示，在长度上低于12μm时，电流容量变低，但如98所描绘的那样，器件仍然可以在较低的电流下表现出二极管速度饱和。
为充分说明这一效应，在第一实施例中，将一个SiGe npn(在其它实施例中，是一个p-i-n SiGe二极管、以及一个SiGe变容二极管或SiGe肖特基二极管)与外围接收器或驱动器以这种方式串联配置，即使得能够避免外围电路的电热故障。可以将元件分割为多个SiGe晶体管，其与多个并联的I/O元件相并联，以提供电流分布以及速度饱和效应。SiGe p-i-n二极管以及变容二极管结构还表明了集电极饱和现象，且图1的数据表明了从低电阻状态向高电阻状态的过渡。当该结构经历了饱和现象时，这些结构显示出在电阻上的10-20倍的增加。这样，依据本发明，将SiGe npn、变容二极管或p-i-n二极管配置为与I/O网络串联配置，其中有利地利用了集电极饱和来保护I/O电路。可以将这些元件以并联配置放置，以对I/O网络的所有I/O支路(leg)进行电流镇流。图2-8显示了用于本发明的SiGe结构的各种电路应用，它包括：配置成二极管的SiGe速度饱和元件，一个SiGe p-i-n二极管，SiGe变容二极管或肖特基二极管等。图2-8的器件包括：1)接收器网络：其中一个实施例是：一个与一个SiGe npn接收器的发射极或基极串联的以二极管配置的SiGe；2)I/O驱动器电路：其中一个实施例包括与SiGe npn驱动器下拉串联的下拉(pull down)网络中的SiGe npn；以及3)ESD功率钳位；其中一个实施例包括一个输出SiGe npn与ESD功率钳位NFET或SiGe npn输出钳位元件相串联。
如图2所示，其中描述了依据本发明的差动接收器电路10一个实例，它包括经二极管饱和镇流的SiGe器件18、19。差动接收器电路10包括第一和第二输入板12、13，它们与差动接收配置内的相应的晶体管器件14、15相连用于接收信号，每个晶体管器件14、15的发射极与由二极管配置的SiGe二极管饱和元件18、19相串联，以提供过流保护。图2A显示了依据本发明的差动接收器电路10’的另一个实施实例，它包括显示出速度饱和特性的二极管饱和镇流的SiGe器件18’。
图3显示了依据本发明的具有SiGe二极管速度饱和镇流元件28a、......、28n的双极型ESD功率钳位20的一个实例。ESD功率钳位20包括一个SiGe npn触发器件22，它能检测过流电源Vdd的情况，在这种情况下，击穿以便为被串联连接的一个或多个SiGe npn输出钳位器件24a、......、24n的提供基极驱动，用于有效降低Vdd和地之间的阻抗，以提供芯片的过流保护。由二极管配置的SiGe饱和元件28a、......、28n提供SiGe npn器件24a、......、24n的电阻器镇流。
图4显示了具有速度饱和二极管镇流元件38a、......、38n的基于CMOS的功率钳位30。基于CMOS功率钳位30包括一个RC鉴别器电路32，它能依据由电阻器(R)和电容器(C)元件所确定的时间常数的数量级，提供一个器件触发，该电阻器(R)和电容器(C能通过一个反相驱动电路36来驱动多个NFET的分支(finger)(栅极)34a、......、34n，该反相驱动电路包括一个或多个反相器器件35。器件的电源Vdd通过各个二极管配置的SiGe饱和元件(SiGe npn、SiGe p-i-n、变容二极管或肖特基二极管)38a、......、38n，与NFET的分支34a、......、34n中的每一个相连，以便通过每一个MOSFET 34a、......、34n均匀提供电流。
图4A显示了双极型功率钳位30’的一个实施例，其中器件的电源Vdd通过各个由二极管配置的SiGe饱和元件(SiGe npn、SiGe p-i-n、变容二极管或肖特基二极管)38a、......、38n，与双极型器件分支37a、......、37n中的每一个相连，用于限制对地电流。
图5显示了依据本发明的接收器电路40的一个实例，它包括二极管饱和镇流的SiGe器件48a、......、48n。接收器电路40包括一个输入板42，该输入板42与多个相应的晶体管接收器器件44a、......、44n相连，配置成接收输入信号，每一个晶体管器件44a、......、44n的发射极都与相应的由二极管配置的SiGe二极管饱和元件(或SiGe变容二极管或p-i-n)48a、......、48n串联连接，以便提供过流保护。图5A显示了依据本发明的接收器电路40’的另一个实例，它包括显示出速度饱和特性的二极管饱和镇流的SiGe器件48a’、......、48n’。
图6显示了依据本发明的BiCMOS接收器电路50的一个实例，它包括接收器器件54a、......、54n(例如npn SiGe接收器)的一个网络，每一个接收器器件都通过相应的电流限制的SiGe异质结双极型晶体管(HBF)二极管饱和镇流元件58a、......、58n接收来自输入板52的信号。图6A显示了依据本发明的接收器电路50’的另一个实施例，它包括显示出速度饱和特性的二极管饱和镇流的SiGe器件58a’、......、58n’。
现在，请参见附图7，它显示了依据本发明的SiGe变容(或PIN)二极管结构100的横截面。详细地，图7的SiGe变容(PIN)二极管结构是由一种npn晶体管结构形成的，并包括一个半导体衬底102，例如P型衬底；一个子集电层104，由N++材料(离子注入)形成；和两个浅沟道绝缘区(STI)110a、110b，其中110a和110b限定了由N-材料(外延生长或离子注入)形成的一个外延集电区106和在外延集电区106之上绝缘区之间的例如由单晶SiGe的p+材料形成的本征基区108。还进一步包含一个低温外延附生(LTE)的多晶硅锗非本征基区112，它是通过对与每个STI区110a、b交叠的基区108的顶部进行超高真空化学蒸汽确定(UHV/CVD)处理而形成的。应当理解，在薄膜淀积处理中，Ge的浓度是可以变化的，以便提供依赖于位置的SiGe合金薄膜，用于基区的分布(profile)以及器件的优化。例如，包括在LTE多晶硅锗层112的是STI区之间的基区108顶部的经掺杂的外延SiGe区115(例如p+材料)。例如象镜像的金属接触极117a、b这样的二极管接触极可以形成于LTE SiGe层112的顶部，如图所示，其与各个SiGe层112的小平面118a、b的每一侧的相应的STI区110a、b对准。变容二极管结构还包括形成于子集电区104和外延集电区106区之间的一个N+基座(pedestal)注入(到达-通过)区120。如果没有基座注入，则该结构被称为SiGe p-i-n结构。该基座注入区是可以选择的，并且可以形成于变容二极管(图7)以及(例如所显示的以及参见图8所说明的)异质结双极型晶体管(HBT)器件内，用于通过增加RF器件的截止频率fT，以及通过提供一个低阻集电极，来提高高频SiGe npn器件的性能，还用于提高集电极-发射极的击穿电压(BVCEO)，以及改善速度饱和效应，以增强ESD的稳定性。
图8显示了依据本发明的SiGe外延基区NPN 200的一个横截面图。具体地，图8的SiGe外延基极NPN结构是一种HBT器件，它包括一个半导体衬底202，例如P型衬底；一个子集电层204，由N+材料(离子注入)形成；以及两个浅沟道绝缘区(STI)210a、210b，其中201a、210b限定了外延集电区206。还包括有一个低温外延(LTE)多晶硅锗非本征基区212，通过用p-掺杂材料对与每个STI区210a、b交叠的基区208的顶部进行UHV/CVD处理而形成的。应当理解，在薄膜淀积处理中，Ge浓度是变化的，以便提供依赖于位置的SiGe合金薄膜，用于基区的分布以及器件的优化。进一步包括非本征基区注入区215a、b，例如p+掺杂材料，延伸到集电区206，并与各个STI区210a、b相邻，用于降低非本征基区电阻。
依据传统处理步骤，二氧化硅220和氮化物薄膜层224形成于基区(LET SiGe薄膜)212之上，并利用掩膜，由此刻蚀了一个发射极孔，从而在LET SiGe薄膜212内确定了发射极窗口。通过该发射极窗口，形成了N+发射区掺杂的注入区255。一个最终的N+掺杂的多晶硅发射极薄膜230形成于覆盖了半导体二氧化硅和氮化物薄膜层220、224的发射区255的顶部。最终，可以形成发射极240、基极250和集电极接触极。
图9(a)显示了与图7的P-I-N二极管结构100(即没有基座注入结构)相似的SiGe肖特基二极管配置300的横截面图，但它包括金属层315。具体地，如图9(a)所示，SiGe肖特基二极管配置包括一个半导体衬底302，如P型衬底；一个子集电极层304，由N++材料(离子注入)形成；以及两个浅沟道绝缘区(STI)310a、310b，其中310a和310b限定了由(外延生长或离子注入的)的N-材料形成的外延集电区306以及例如由单晶SiGe p+材料形成的本征基区308a、308b。形成于该区顶部的是一个钛硅化物金属层315，用于与接触极317a、b相连。
图9(b)显示了与图9(a)的肖特基二极管配置300相似的SiGe肖特基二极管配置400，但它还包括通过UHV/CVD处理形成的LTE多晶硅锗非本征基区412a、b。具体地，SiGe肖特基器件400包括一个半导体衬底402，例如P型衬底；一个子集电层404，由N++材料(离子注入)形成；以及两个浅沟道绝缘区(STI)410a、410b，410a和410b限定了由N-材料形成的外延集电区406和例如是由单晶SiGe p+材料形成的本征基区408a、408b，。依据本发明，与区域412a、b以及本征基区408a、408b中的每一个区有重叠关系的是一个硅化物层415(例如，是一个自对准的或Salicide层)。
图7、8和9(a)以及9(b)中所示的每个器件的掺杂浓度如下：用于SiGe npn的发射区可以包括从1019cm-3到1022cm-3的掺杂浓度范围中的任意一个浓度，而SiGe基区可以包括从1017cm-3到1019cm-3的掺杂浓度范围中的任意一个浓度。应当理解，SiGe的基区内的Ge浓度可以大于0％，而其峰值位于5％到25％之间任意位置。所形成的Ge的分布可以是三角形、梯形(高地形)或矩形。对于集电区，掺杂浓度值可以是1017cm-3(低掺杂集电区)到1021cm-3(高掺杂集电区)的掺杂浓度范围中的任意一个浓度。
虽然本发明是参照特定示图及其实施例进行了说明，应当理解，本领域人员可以实现前述方案，以及在形式和细节上的其它改变而不脱离由附加权利要求所限定范围的本发明的主旨和范围。
Claims (23)
1.一种SiGe器件，被配置为可显示出速度饱和电阻特性，用于在低电流下缓冲大电压，其中在电路应用时，所述SiGe器件与一个电路元件串联连接，以保护所述电路元件。
2.如权利要求1所述的SiGe器件，包括具有一个集电区、一个基区和一个发射区的一个异质结双极型晶体管(HBT)，所述基区与所述发射区电连接，从而确定了一个SiGe基极-发射极二极管结构，它能在加有电压时，显示出所述速度饱和电阻特性。
3.如权利要求1的SiGe器件，包括一个集电区和基区，每个区都被有选择地掺杂，以形成适用于显示出所述速度饱和电阻特性的SiGe二极管器件。
4.如权利要求3所述的SiGe器件，其中所述SiGe二极管器件的所述集电区包括一个被选择性地掺杂的基座注入区，以形成一个适用于显示出所述速度饱和电阻特性的SiGe变容二极管器件。
5.如权利要求3所述的SiGe器件，还包括与所述被选择地掺杂的基区和集电区都相接的一个金属层，以形成能显示出所述速度饱和电阻特性的一种SiGe肖特基二极管。
6.依据权利要求2所述的SiGe器件，其中，一种电路应用包括具有用于接收信号的一个电路元件的一个接收器电路，所述电路元件在所述SiGe基极-集电极二极管结构的基极端与所述SiGe基极-集电极二极管结构串联连接。
7.如权利要求2所述的SiGe器件，其中，一种电路应用包括具有用于接收信号的一个电路元件的一个接收器电路，所述电路元件在所述SiGe基极-集电极二极管结构的集电极端与所述SiGe基极-集电极二极管结构串联连接。
8.依据权利要求3所述的SiGe器件，其中，一种电路应用包括具有用于接收信号的一个电路元件的一个接收器电路，所述电路元件在所述SiGe变容二极管器件结构的基极端与所述SiGe变容二极管器件结构串联连接。
9.如权利要求3所述的SiGe器件，其中，一种电路应用包括具有用于接收信号的一个电路元件的一个接收器电路，所述电路元件在所述SiGe变容二极管器件结构集电极端与所述SiGe变容二极管器件结构串联连接。
10.如权利要求6所述的SiGe器件，其中，所述接收器电路包括一个差动接收器。
11.如权利要求9所述的SiGe器件，其中，所述接收器电路包括一个差动接收器。
12.如权利要求2所述的SiGe器件，其中一种电路应用包括一种电源钳位电路，它具有与一个电压源相连的一个或多个晶体管器件输出钳位元件，所述电路应用还包括串联连接于所述电源和所述晶体管器件输出钳位元件一个端子之间的所述SiGe二极管结构。
13.如权利要求12所述的SiGe器件，其中，所述电路应用的一个晶体管器件包括一个基于CMOS的FET器件。
14.如权利要求12的SiGe器件，其中，所述电路应用的一个晶体管器件包括基于双极型的晶体管器件。
15.如权利要求2的SiGe器件，其中，一种电路应用包括一个电源钳位电路，它具有与一个电压源相连的一个或多个晶体管器件输出钳位元件，所述电路应用还包括串联连接于所述晶体管器件输出钳位元件的一个端子和地之间的所述SiGe基极-集电极二极管结构。
16.如权利要求2所述的SiGe器件，其中一种电路应用包括具有用于接收输入信号的一个或多个SiGe双极型晶体管接收器器件的一个BiCMOS接收器网络，所述电路应用还包括所述SiGe基极-集电极二极管结构串联连接于所述一个或多个SiGe双极型晶体管接收器器件中的每一个器件的一个基极输入端。
17.一种SiGe器件，包括：
一种第一导电率类型的半导体衬底；
形成于所述半导体衬底顶部的掺杂的一个集电区，所述掺杂的集电区为第二导电率类型；以及
第一导电率类型的基区覆盖所述掺杂的集电区，
其中，将所述器件配置为能显示出速度饱和电阻特性，以便缓冲低电流下的大电压。
18.如权利要求17的SiGe器件，其中所述掺杂的集电区包括一个基座区，所述基座区包括所述第二导电率类型的材料，其浓度与所述掺杂的集电区的浓度不同。
19.如权利要求17的SiGe器件，还包括覆盖所述基区而形成的所述第一导电率类型的多晶硅锗层，所述多晶硅锗层是通过低温外延而生长的，所述第一导电率类型与所述基区具有不同的掺杂浓度。
20.如权利要求17的SiGe器件，其中，所述掺杂的集电区包括子集电层。
21.如权利要求17的SiGe器件，还包括定义了所述基区和所述掺杂的集电区的沟道绝缘区。
22.一种SiGe器件，包括：
第一导电率类型的半导体衬底；
形成于所述半导体衬底顶部的掺杂的集电区，所述掺杂的集电区具有第二导电率类型；
第一导电率类型的多晶硅锗层形成了覆盖所述掺杂的集电区的一个基区，所述多晶硅锗层是通过低温外延而生长的，
形成于所述基区上的一个电介质薄膜；以及
第二导电率类型的多晶硅锗层形成了覆盖所述电介质薄膜对准所述基区的一个发射区，所述第一导电率类型的所述掺杂的多晶硅锗层包括与所述发射极层接触的由所述第二导电率类型形成的一个发射区，
其中，所述SiGe器件的基区与所述发射区电连接，所述集电区以及基区形成了一个基极-集电极二极管，所述器件被有选择地掺杂，使其显示出速度饱和电阻特性，以便缓冲低电流下的大电压。
23.如权利要求22的SiGe器件，其中，所述集电区包括一个基座区，所述基座区包含所述第二导电率类型的材料，该材料具有与所述掺杂的集电区的材料不同的浓度，以便通过增加RF器件的截止频率fT来提高高频SiGe npn器件的性能，用于高频应用以及提高速度饱和效应。
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| US7098513B2 (en) * | 2005-01-17 | 2006-08-29 | International Business Machines Corporation | Low trigger voltage, low leakage ESD NFET |
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