KR20020026188A - 박막트랜지스터와 그 제조방법 및 그것을 사용한액정표시장치 - Google Patents

박막트랜지스터와 그 제조방법 및 그것을 사용한액정표시장치 Download PDF

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모리시타 요이찌
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Abstract

광조사시의 OFF전류(광전도전류)를 억제하여, 고성능, 고신뢰성을 실현한 박막트랜지스터를 제공한다.
즉, 채널영역과 이 채널영역의 양측에 배치된 소스영역 및 드레인영역이 형성된 다결정 실리콘반도체층을 가지며, 상기 채널영역과 상기 드레인영역과의 사이에는 공핍층(空乏層)이 형성되고, 이 공핍층의 폭과 상기 채널영역에 광이 조사된 경우에 발생하는 광전도전류와는 비례관계를 가지며, 상기 광전도전류를 소정 허용치내로 하기 위해 공핍층의 폭을 상기 비례관계에 의거해 구한 값 이하로 한 구성인 박막트랜지스터를 제공한다.

Description

박막트랜지스터와 그 제조방법 및 그것을 사용한 액정표시장치{THIN FILM TRANSISTOR AND METHOD FOR FABRICATING THE SAME, AND LIQUID CRYSTAL DISPLAY COMPRISING THE SAME}
(제1의 배경기술)
종래, 아모르퍼스실리콘(이하,「a－Si」라고 함)으로 형성되어 있는 액티브매트릭스형 액정표시장치의 화소의 구동성능은 a－Si로 충분히 충족되고 있지만, 동일한 기판상에 같은 프로세스로 신호선의 구동회로를 구성하는 것은 성능상 곤란하며, 단결정 Si로 구성된 외부 부착의 구동회로(드라이버)를 사용하여 패널을 구동하고 있다.
그러나, a－Si의 이동도는 0.5∼1cm2ㆍs-1ㆍV-1이며, 앞으로 액정패널의 화소수가 증대한 경우, 일반적으로는 최대 1수평기간에 상당하는 화소의 TFT를 ON하는시간은 점점 단축되어, 화소에의 기입능력이 부족하다.
이에 대하여, 화소의 TFT를 폴리실리콘(이하,「p－Si」라고 함)으로 작성함으로써, 이 TFT의 이동도는 a－Si로 작성된 경우와 비교하여 1자리수에서 2자리수 이상 높으므로 화소에의 충전능력이 높아진다.
따라서, 액정패널의 고정세화(高精細化)가 진행됨에 따라 화소TFT를 p－Si로 형성하는 것은 유리하다(FPD Expo Forum97, 2-14).
일반적으로 p－SiTFT의 구조로서는, 게이트전극이 채널층 위쪽에 위치하는 톱게이트형, 게이트전극이 채널층에 대하여 기판측에 존재하는 보텀게이트형의 2종류가 존재한다.
톱게이트형 구조는 보텀게이트형 구조와 비교하여 불순물을 게이트전극을 마스크로서 자기(自己)정합적으로 도핑함으로써 기생용량이 작은 TFT를 작성하는 것이 가능하며 미세화에 유리하다.
상기 톱게이트형 TFT를 예를 들면 액정표시장치에 적용하여 이 TFT의 이면(裏面)에서 광을 조사한 경우, 백라이트의 광은 직접 TFT의 채널영역에 조사된다.
그리고, 상기 채널영역에 광이 조사되면, 이 부분에서 광전도전류가 발생하여 OFF전류가 커진다는 문제가 있었다. 여기서,「광전도전류」에 대하여 설명한다.
반도체중에서의 광전도전류의 발생메카니즘은 태양전지 등을 중심으로 이제까지 많은 논문(예를 들면, 다나카 가즈노리 편저,“아모르퍼스반도체의 기초 ”1982년)등에 소개되고 있지만, p－SiTFT 에서의 광전도전류의 발생메카니즘에 대하여 논한 것은 적다.
일반적으로 광전도전류의 발생은, 전계가 인가된 상태에서 밴드갭을 통하여 전자／정공대(正孔對)가 생성되고, 생성된 전자／정공대(正孔對)가 전계에 의해 드리프트하여, 각각의 영역에서 다수 캐리어의 증가에 대하여 캐리어의 재결합전류라고 하는 형태로 관측되는 것이다.
게이트전극하의 채널영역은, 역(逆)바이어스조건하에서 채널 바로 아래에 정공이 유기(誘起)되지만 그 캐리어의 농도는 매우 낮다. 이에 대하여, 드레인측의 다수 캐리어인 전자는, n－영역의 시트저항이 20kΩ／□∼100kΩ／□의 범위에서는 1016／cm3∼1018／cm3정도의 캐리어밀도라고 추정된다.
이 경우, n－영역의 다수 캐리어인 전자는 채널측을 향하여 확산되어 확산전위(Vd)를 형성한다. 또한, 공핍층(空乏層)의 폭은 Wd로 표시된다.
광이 조사됨으로써 이 공핍화된 영역에서 전자／정공대(正孔對)가 발생한다. 발생한 전자／정공대(正孔對)는 서로 전계에 끌리어 전자는 드레인방향, 홀은 채널방향으로 이동한다.
드레인측으로 이동한 전자 및 채널측으로 이동한 정공은 각각의 영역에서 재결합하여 소멸한다. 이 재결합에 소비되는 전하가 각각 소스 및 드레인전극에 의해 공급되고, 이것이 광전도전류로서 관측된다.
상기와 같은 광전도전류에 의해 OFF전류가 증가(오프특성의 열화)한 경우, 다음과 같은 문제가 발생한다.
오프특성의 열화에 의해 발생되는 화질 열화는 휘도경사와 크로스토크이다. 휘도경사라는 것은 도 38a에 나타낸 바와 같이 화면의 상부와 하부에서, 액정의 전류／휘도특성이 다름으로써 발생하는 것이며, 화면의 상부와 하부에서 휘도의 차가 생긴다.
한편, 크로스토크라는 것은 도 38b에 나타낸 바와 같이 백(白)의 중앙부에 흑(黑)의 박스패턴을 표시한 경우, 흑의 화상이 상하 또는 좌우방향으로 꼬리를 끄는 현상이다.
또, 그 외 오프특성의 열화는 플리커의 증가, 휘도불균일의 발생 등의 화질에 큰 영향을 준다.
(제2의 배경기술)
또, p－SiTFT는 고(高)이동도이므로, 화면내의 액티브매트릭스소자와 신호구동회로의 일부 또는 전부를 유리기판상에 동시에 형성할 수 있다.
그러나, p－SiTFT는 a－SiTFT나 MOS형 전계효과트랜지스터에 비교하여 OFF전류가 크다는 문제를 가지고 있다.
그래서, 이 OFF전류 저감을 위해 일본국 특개형5(1993)-136417에 개시(開示)되어 있는 바와 같이, TFT의 소스영역 또는 드레인영역중 최소한 한쪽에 인접하여, 저농도불순물영역(LDD영역)을 형성하는 방법이 행해지고 있다(제1의 종래방법).
또, LDD영역을 형성하는 다른 방법으로서, LDD영역을 TaOx의 유무에 따라 콘트롤하는 방법(Euro Display' 96 pp547)이 개시되어 있다(제2의 종래방법).
LDD영역이 OFF전류 저감에 유효한 메카니즘에 대해서는, 일본국 특개평5 (1993)-136417에 개시되어 있는 바와 같이, LDD영역이 드레인영역에 대하여 고(高)저항이므로, 채널／LDD영역의 접합부에 걸리는 전계가 LDD영역을 형성하지 않은 경우에 대하여 작아지기 때문이라고 생각되고 있다.
이상의 2개 방법에서는, 어떤 방법도 LDD영역을 마스크맞춤에 의해 TaOx의 유무를 제어 또는 레지스트막의 유무를 제어함으로써 도핑농도가 다른 부분을 형성하고 있다.
이 방법에서는 확실하게 LDD의 영역을 확보하기 위해, LDD영역의 길이는 마스크맞춤의 치수정밀도 이상의 길이를 확보하지 않으면 안된다.
이에 대하여, 일본국 특개평7(1995)-140485에 나타낸 바와 같이, LDD영역을 게이트전극에 대하여 자기(自己)정합적으로 형성하는 제3의 종래방법이 있다.
본 방법은 게이트전극이 되는 Al을 양극산화함으로써, 그 측면에 Al의 산화물층을 형성하고, 이것을 마스크로서 N형 또는 P형의 불순물 원소를 도입하여, 소스영역, 드레인영역 및 상기 측면의 산화물층과 거의 같은 두께를 가진 저농도 불순물층을 작성하는 것을 가능하게 하는 것이다.
이 방법을 이용하면, 게이트전극에 대하여 자기정합적으로 LDD영역을 형성하는 것이 가능하며, LDD영역형성을 위한 마스크를 삭감할 수 있는 동시에, 불순물농도가 높은 영역의 길이를 양극산화한 Al의 측면에 존재하는 산화물의 막두께에 상당하는 0.1㎛∼0.5㎛ 정도로 매우 작게 형성하는 것이 가능하다.
LDD구조는 OFF전류저감에 관하여 효과가 높지만, TFT의 게이트전극하의 채널이 반전하는 ON상태에서는, 비교적 고(高)저항층인 LDD영역이 채널영역에 직렬로 삽입됨으로써 ON전류가 저하된다는 문제를 가지고 있다.
본래. LDD영역은 소스 및 드레인영역인 부분에 대해 고(高)저항이며 TFT의 특성이 높아짐에 따라 그 저항의 영향이 현저하게 나타나는 경향을 갖는다.
따라서, 이 고(高)저항영역인 LDD영역의 길이는, 그 OFF전류를 저감시키는데 충분하며, 또한 높은 ON전류를 확보하는데 충분히 낮은 저항치를 가진 것이 아니면 안된다.
그러나, 현 상황에서는 LDD영역의 길이의 지침을 결정하는 방법이 전혀 없으며, OFF전류 저감을 위해 필요 이상으로 LDD영역을 확보할 필요가 있다.
일반적으로는 1.5㎛보다 긴 LDD영역을 확보할 필요가 있으며, 그 결과 TFT의 ON전류를 저하시키는 원인으로 되고 있다.
또, 제3의 종래예에 나타낸 방법에 의하면, LDD영역을 0.1㎛∼0.5㎛ 정도로 매우 작게 형성하는 것이 가능하지만, 일반적으로 액정패널의 드라이버 또는 화소의 TFT로서 사용하는 경우, 그 구동전압은 5∼15V 정도이며 일반의 IC와 비교하여 매우 높다.
따라서, LDD영역이 0.1㎛∼0.5㎛인 경우, 그 효과가 불충분해져 본 프로세스에서는 충분히 OFF전류를 내릴 수 없다.
그래서, 본 발명에서는 상기의 점을 감안하여, 광조사시의 OFF전류(광전도전류)를 억제하는 구성을 취함으로써, 휘도경사나 크로스토크 등의 화질 열화를 억제하여, 고성능, 고신뢰성을 실현한 박막트랜지스터의 제공을 제1의 목적으로 하고있다.
또, OFF전류를 억제하는 동시에, LDD영역의 길이를 필요 최소한으로 억제하여 ON전류의 감소를 억제하는 구성을 취함으로써, 고성능, 고신뢰성을 실현한 박막트랜지스터의 제공을 제2의 목적으로 하는 것이다.
본 발명은 박막트랜지스터와 그 제조방법 및 그것을 사용한 액정표시장치에 관한 것이다.
도 1a 및 1b는 TFT를 구성하는 채널영역의 채널폭(W)과 광전도전류(OFF전류 :IOFF)와의 관계 및 백라이트휘도와 광전도전류와의 관계를 나타낸 그래프이다.
도 2a 및 2b는 TFT를 OFF상태로 한 경우의 전계를 시뮬레이션한 결과를 나타낸 그래프이다.
도 3은 시뮬레이션에 의해 얻어진 시트저항과 공핍층 폭과의 관계를 나타낸 그래프이다.
도 4는 시뮬레이션(W＝4㎛의 경우)에 의해 구해진 공핍층 폭과 이 공핍층 폭에 대응하는 시트저항에서의 광전도전류와의 관계를 측정한 결과를 나타낸 그래프이다.
도 5는 액티브매트릭스의 등가회로를 나타낸 도면이다.
도 6은 화소전압로스의 시뮬레이션결과를 나타낸 그래프이다.
도 7은 본 발명의 실시형태 1-1에 관한 박막트랜지스터를 화소스위칭소자로서 사용한 액정표시장치의 개략 단면도이다.
도 8은 본 발명의 실시형태 1-1에 관한 박막트랜지스터의 개략 단면도이다.
도 9는 도 8의 개략 평면도이다.
도 10a∼10h는 본 발명의 실시형태 1-1에 관한 박막트랜지스터의 제조방법을 나타낸 개략 단면도이다.
도 11i∼11m은 본 발명의 실시형태 1-1에 관한 박막트랜지스터의 제조방법을 나타낸 개략 단면도이다.
도 12는 본 발명의 실시형태 1-1에 관한 박막트랜지스터의 제조방법을 나타낸 플로차트이다.
도 13은 박막트랜지스터의 전압／전류특성을 나타낸 그래프이다.
도 14는 OFF전류의 기판면내의 불균일을 나타내는 그래프이다.
도 15는 n형 영역의 농도를 파라미터로 한 박막트랜지스터의 Vg－Id특성을 시뮬레이션한 결과를 나타낸 그래프이다.
도 16a 및 16b는 TFT를 OFF한 경우의 전계를 시뮬레이션한 결과를 나타낸 그래프이다.
도 17a∼17g는 본 발명의 실시형태 1-2에 관한 박막트랜지스터의 제조방법을 나타낸 개략 단면도이다.
도 18h∼18j는 본 발명의 실시형태 1-2에 관한 박막트랜지스터의 제조방법을 나타낸 개략 단면도이다.
도 19는 본 발명의 실시형태 1-3에 관한 박막트랜지스터를 사용한 C－MOS인버터의 배선패턴을 나타낸 평면도이다.
도 20은 그 등가회로도이다.
도 21은 도 19의 X－X'에서 본 단면도이다.
도 22는 C－MOS인버터에서의 ON／OFF시의 n－ch트랜지스터의 바이어스상태에서의 동작포인트를 나타낸 그래프이다.
도 23a∼23d는 시트저항을 파라미터로서 LDD영역을 0.5㎛에서 3㎛까지 변화시킨 경우의 Vg－Id특성을 시뮬레이션한 결과를 나타낸 그래프이다.
도 24a 및 24b는 채널영역과 LDD영역에서 TFT를 OFF상태로 한 경우(Vg＝ －10V, Vd＝ 6V시)의 전계를 시뮬레이션한 결과를 나타낸다.
도 25a 및 25b는 실제의 LDD영역을 가진 TFT의 LDD영역의 길이(△L)와 OFF전류 및 LDD영역의 길이(△L)와 ON전류와의 관계를 나타낸 그래프이다.
도 26은 실시형태 2-1에 관한 박막트랜지스터를 간략화한 단면도이다.
도 27은 도 26의 개략 평면도이다.
도 28a∼28h는 본 발명의 실시형태 2-1에 관한 박막트랜지스터의 제조방법을 나타낸 개략 단면도이다.
도 29a∼29e는 본 발명의 실시형태 2-1에 관한 박막트랜지스터의 제조방법을 나타낸 개략 단면도이다.
도 30은 본 발명의 실시형태 2-1에 관한 박막트랜지스터의 제조방법을 나타낸 플로차트이다.
도 31a∼31d는 LDD영역을 형성하는 공정을 설명하는 개략 단면 공정도이다.
도 32는 포토마스크와 기판의 사시도이다.
도 33a 및 33b는 포토마스크와 기판의 평면도이다.
도 34a 및 34b는 LDD영역형성 후의 박막트랜지스터의 개략 단면도이다.
도 35는 실시형태 2-1에 관한 박막트랜지스터의 전압／전류특성을 나타낸 그래프이다.
도 36은 실시형태 2-1에 관한 박막트랜지스터의 OFF전류의 기판면내의 불균일을 나타낸 그래프이다.
도 37은 LDD영역의 농도를 파라미터로 한 TFT의 Vg－Id특성을 시뮬레이션한 결과를 나타낸 그래프이다.
도 38a 및 38b는 휘도경사와 크로스토크에 대하여 설명하기 위한 개략도이다.
(발명의 개시)
즉, 상기 과제를 해결하기 위해 청구항 1에 기재한 발명은, 박막트랜지스터로서, 채널영역과 이 채널영역의 양측에 배치된 소스영역 및 드레인영역이 형성된 다결정 실리콘반도체층을 가지며, 상기 채널영역과 상기 드레인영역과의 사이에는 공핍층(空乏層)이 형성되고, 이 공핍층의 폭과 상기 채널영역에 광이 조사된 경우에 발생하는 광전도전류와는 비례관계를 가지며, 상기 광전도전류를 소정 허용치내로 하기 위해 공핍층의 폭을 상기 비례관계에 의거해 구한 값 이하로 한 구성인 것을 특징으로 하고 있다.
상기와 같이, 공핍층 폭이 광전도전류와 비례관계를 갖는 것이 새롭게 발견되어, 이로써 공핍층 폭을 제어함으로써 광전도전류를 소정의 허용치 이하로 하는 것이 달성되어, 휘도경사나 크로스토크 등의 화질 열화가 없는 박막트랜지스터를 제공할 수 있다.
또, 청구항 2에 기재한 발명은, 청구항 1에 기재한 박막트랜지스터로서, 상기 드레인영역의 시트저항을 R(kΩ／□), 상기 채널영역의 채널폭을 W(㎛)로 한 경우, 수학식 1의 관계를 충족시키는 것을 특징으로 하고 있다.
그리고, A는 광전도전류와 광강도에 의해 정해지는 상수이다.
(R ＋ 30) ㆍ W ＜ A
또, 청구항 3에 기재한 발명은, 청구항 2에 기재한 박막트랜지스터로서, 상기 드레인영역의 시트저항을 R(kΩ／□), 상기 채널영역의 채널폭을 W(㎛)로 한 경우, 수학식 2의 관계를 충족시키는 것을 특징으로 하고 있다.
(R ＋ 30) ㆍ W ＜ 1 ×103
상기 수학식 1, 2와 같이, 새롭게 제어할 수 있는 인자(드레인영역의 시트저항)와 채널영역의 채널폭과의 관계에 의해 광조사시의 OFF전류(광전도전류)를 억제하는 범위를 규정할 수 있다.
그리고, 상기 수학식 1, 2의 관계를 충족시키는 박막트랜지스터는, 광조사시의 OFF전류의 증가를 억제할 수 있으므로, 크로스토크나 휘도경사를 방지할 수 있고, 따라서 고성능, 고신뢰성을 실현할 수 있다.
또, 청구항 4에 기재한 발명은, 청구항 3에 기재한 박막트랜지스터로서, 상기 채널영역의 채널폭(W)이 2㎛ 이하인 것을 특징으로 하고 있다.
상기 수학식 2의 관계는 채널영역의 채널폭(W)을 2㎛ 이하로 하는 경우라도, 시트저항(R)과 채널폭(W)에 의해 광조사시의 OFF전류의 증가를 억제할 수 있다.
또, 청구항 5 또는 청구항 6에 기재한 발명은, 청구항 3 또는 청구항 4에 기재한 박막트랜지스터로서, 상기 드레인영역의 시트저항이 20kΩ／□이상 100kΩ／□이하인 것을 특징으로 하고 있다.
이와 같이 규제하는 것은 시트저항이 20kΩ／□이하에서는 OFF전류는 급격하게 커지고, 또 시트저항을 100kΩ／□이상으로 한 경우, 트랜지스터의 ON전류가 저하하여 패널의 동작이 불안정해지기 때문이다.
드레인영역의 시트저항의 범위를 20kΩ／□이상 100kΩ／□이하로 함으로써, OFF전류의 저감을 도모할 수 있는 동시에, ON전류의 감소는 일어나지 않는 박막트랜지스터를 제공할 수 있다.
또, 청구항 7에 기재한 발명은, 채널영역과 이 채널영역의 양측에 소스영역 및 드레인영역이 배치된 다결정 실리콘반도체층을 가지며, 액정표시장치에 스위칭소자로서 구비되는 박막트랜지스터로서, 상기 액정표시장치를 구성하는 백라이트의 휘도를 2000(cd／m2)이상으로 하는 경우, 상기 소스영역과 상기 채널영역과의 사이 또는 상기 드레인영역과 상기 채널영역과의 사이의 최소한 어느 한쪽에, 불순물농도가 소스영역 및 드레인영역보다 낮은 저농도 불순물영역이 형성되고, 이 저농도불순물영역의 길이(△L)는 1.0㎛ 이하인 것을 특징으로 하고 있다.
이와 같이, 저농도 불순물영역를 형성함으로써, 공핍층(空乏層)의 확산을 길이(△L)가 1.0㎛ 이하로 된 저농도 불순물영역의 범위내로 할 수 있고, 따라서 광전도전류(OFF전류)가 증가하지 않는 박막트랜지스터로 할 수 있다.
또, 청구항 8에 기재한 발명은, 채널영역과, 이 채널영역의 양측에 배치된 소스영역 및 드레인영역이 형성되고, 상기 소스영역과 채널영역과의 사이 또는 드레인영역과 채널영역과의 사이의 최소한 어느 한쪽에, 불순물농도가 소스영역 및 드레인영역보다 낮은 저농도 불순물영역이 형성된 다결정 실리콘반도체층을 가진 박막트랜지스터로서, 상기 저농도 불순물영역의 길이를 △L(㎛), 소스－드레인간 전압을 Vlc(V), 상기 채널영역의 채널폭을 W(㎛)로 한 경우, 수학식 3의 관계를 충족시키는 것을 특징으로 하고 있다.
△L ＞ (W ㆍ Vlc) ／ 36
이와 같은 관계를 충족시킴으로써, 박막트랜지스터의 OFF시에는 상기 저농도 불순물영역이 캐리어가 고갈하는 고(高)저항층으로 되므로 OFF전류의 저감을 도모할 수 있다.
그리고, 상기 수학식 1에서 LDD영역의 길이의 지침을 정할 수 있고, OFF전류저감때문에 필요 이상으로 LDD영역을 확보할 필요는 없어지는 것이다.
또, 청구항 9에 기재한 발명은, 청구항 8에 기재한 박막트랜지스터로서, 상기 채널영역의 채널 길이를 L(㎛)로 한 경우, 수학식 4의 관계를 충족시키는 것을 특징으로 하고 있다.
△L ＜ 1.5 ㆍ (W ／ L)
이와 같은 관계를 더욱 충족시킴으로써, 박막트랜지스터의 ON시에는 게이트전극으로부터의 전계의 작용에 의해, 게이트전극하의 저농도 불순물영역은 캐리어가 되는 전자가 축적하여 저(低)저항 영역으로 되어, ON전류의 감소는 일어나지 않는다. 따라서, 상기 박막트랜지스터는 ON전류를 충분히 확보하는 동시에 OFF전류를 작게 억제하는 것이 가능해진다.
또, 청구항 10에 기재한 발명은, 청구항 9에 기재한 박막트랜지스터로서, 상기 채널영역의 채널폭(W)이 2㎛ 이하인 것을 특징으로 하고 있다.
이와 같이 상기 저농도 불순물영역의 길이(△L)를 규제함으로써 OFF전류의 저감을 도모할 수 있는 동시에, ON전류의 감소는 일어나지 않는다.
또, 청구항 11 또는 청구항 12에 기재한 발명은, 청구항 9 또는 청구항 10에 기재한 박막트랜지스터로서, 상기 저농도 불순물영역의 시트저항이 20kΩ／□이상 100kΩ／□이하인 것을 특징으로 하고 있다.
또, 청구항 13에 기재한 발명은, 청구항 11에 기재한 박막트랜지스터로서, 상기 저농도 불순물영역이 드레인영역과 채널영역과의 사이에만 형성되어 있는 것을 특징으로 하고 있다.
저농도 불순물영역을 형성하는 것은, 본래적으로는 드레인영역에 작용하는 전계를 완화하기 위한 것이며, 이러한 관점에서 보면 드레인영역과 채널영역의 양쪽에 저농도 불순물영역을 형성할 필요는 없다.
그래서, 드레인영역과 채널영역과의 사이 또는 상기 드레인영역과 상기 채널영역과의 사이의 최소한 어느 한쪽에 저농도 불순물농도를 형성하면, 박막트랜지스터의 면적을 작게 하는 것이 가능해진다.
또, 청구항 14에 기재한 발명은, 청구항 1에 기재한 박막트랜지스터를 스위칭소자로서 구비한 액정패널부와, 상기 액정패널부에 이면측에서 광을 공급하는 백라이트부를 구비한 액정표시장치로서, 상기 드레인영역의 시트저항을 R(kΩ／□), 상기 백라이트부의 휘도를 B(cd／m2), 상기 채널영역의 채널폭을 W(㎛)로 한 경우, 수학식 5의 관계를 충족시키는 것을 특징으로 하고 있다. 그리고, C는 광전도전류에 의해 정해지는 상수이다.
(R ＋ 30) ㆍ B ㆍW ＜ C
또, 청구항 15에 기재한 발명은, 청구항 14에 기재한 액정표시장치로서, 상기 드레인영역의 시트저항을 R(kΩ／□), 상기 백라이트부의 휘도를 B(cd／m2), 상기 채널영역의 채널폭을 W(㎛)로 한 경우, 수학식 6의 관계를 충족시키는 것을 특징으로 하고 있다.
(R ＋ 30) ㆍ B ㆍW ＜ 1 ×106
또, 청구항 16에 기재한 발명은 EL장치로서, 박막트랜지스터를 갖는 기판에 형성된 화소전극 상층에 발광층을 가지며, 이 발광층 상층에 대향전극이 형성된 EL장치로서, 상기 박막트랜지스터는 청구항 1에 기재한 박막트랜지스터이며, 이 박막트랜지스터의 채널영역에 조사되는 광강도를 B(cd／m2)로 한 경우, 수학식 5의 관계를 충족시키는 것을 특징으로 하고 있다 그리고, C는 광전도전류에 의해 정해지는 상수이다.
(R ＋ 30) ㆍ B ㆍW ＜ C
또, 청구항 17에 기재한 발명은, 청구항 16에 기재한 EL표시장치로서, 상기 드레인영역의 시트저항을 R(kΩ／□), 상기 채널영역에 조사되는 광강도를 B(cd ／m2), 상기 채널영역의 채널폭을 W(㎛)로 한 경우, 수학식 6의 관계를 충족시키는 것을 특징으로 하고 있다.
(R ＋ 30) ㆍ B ㆍW ＜ 1 ×106
또, 청구항 18에 기재한 발명은, 절연성 기판상에 다결정 실리콘반도체층을 형성하는 다결정 실리콘반도체층 형성공정과, 상기 다결정 실리콘반도체층상에 게이트절연막을 형성하는 게이트절연막 형성공정과, 상기 게이트절연막상에 게이트전극을 패턴형으로 형성하는 게이트전극 형성공정과, 상기 게이트전극의 측면을 산화하여, 이 게이트전극의 측면을 덮는 금속산화막을 형성하는 양극(陽極)산화공정과, 상기 다결정 실리콘반도체층에 상기 게이트전극을 마스크로서 불순물을 도프하는 불순물도프공정을 갖는 박막트랜지스터의 제조방법으로서, 상기 양극산화공정에서 형성되는 금속산화막의 막두께를 제어하여, 상기 불순물도프공정에서 형성되는 저농도 불순물영역의 길이(△L)를 1.0㎛ 이하로 하는 것을 특징으로 하고 있다.
또, 청구항 19에 기재한 발명은, 박막트랜지스터의 제조방법으로서, 절연성기판상에 다결정 실리콘반도체층을 형성하는 다결정 실리콘반도체층 형성공정과,상기 다결정 실리콘반도체층상에 게이트절연막을 형성하는 게이트절연막 형성공정과, 상기 게이트절연막상에 게이트전극을 패턴형으로 형성하는 게이트전극 형성공정과, 상기 다결정 실리콘반도체층상에 상기 게이트전극을 마스크로서 불순물을 도프하는 제1의 불순물도프공정과, 상기 제1의 불순물도프공정에 의해 불순물이 도프된 반도체영역상에 차폐막을 형성하고, 이 차폐막을 이방성에칭에 의해 패턴형으로 형성하는 차폐막 형성공정과, 상기 다결정 실리콘반도체층에 상기 차폐막을 마스크로서 불순물을 도프하고, 차폐막의 하부영역과 그 이외의 영역에서 불순물농도차가 존재하도록 하여 소스영역과 채널영역과의 사이 또는 드레인영역과 채널영역과의 사이의 최소한 어느 한쪽에 불순물농도가 소스영역 및 드레인영역보다 낮은 저농도 불순물영역을 형성하고, 이 저농도 불순물영역의 길이를 1.0㎛ 이하로 하는 제2의 불순물도프공정을 가지는 것을 특징으로 하고 있다.
또, 청구항 20에 기재한 발명은, 청구항 19에 기재한 박막트랜지스터의 제조방법으로서, 상기 저농도 불순물영역의 길이(△L)가 1.0㎛ 이하인 것을 양품(良品)으로 하는 검사공정을 포함하는 것을 특징으로 하고 있다.
〔제1의 발명군〕
(제1의 발명군의 개념)
먼저, 제1의 발명군의 개념에 대하여 설명한 후, 구체적인 실시형태에 대해 도면에 따라 설명한다.
제1의 발명군에서는, TFT에의 광조사시의 광전도전류를 억제하는 것을 목적으로 하고 있다.
그래서, 상기 목적을 달성하기 위해 본원 발명자들은, 상기 광전도전류와 상관성을 갖는 파라미터를 탐색하고, 그 결과 공핍층 폭이 광전도전류와 비례관계를 갖는 것을 새롭게 발견하였다.
이 비례관계에 따라 공핍층 폭을 제어(작게)함으로써, 광전도전류를 허용치 이하로 하는 것이 달성되고, 휘도경사나 크로스토크 등의 화질 열화가 없는 박막트랜지스터를 제공할 수 있다.
그리고, 상기「공핍층 폭」이라는 것은 후술하는 도 2a에 나타낸 바와 같이, 전계 강도가 상승하는 2점의 각각의 접선간의 거리라고 정의한다.
또, 종래 백라이트의 휘도(B)및 채널영역의 채널폭(W)은 광전도전류롸 상관성이 있는 것은 알고 있으며, 이들 2개의 제어파라미터에 따라 TFT의 설계를 하고 있었다.
그러나, 상기 2개의 제어파라미터만으로는 광전도전류 억제에 대하여 충분하지 않아, TFT를 설계하는데 오차가 생기는 경우도 있다.
그래서, 본 발명자들은 상기「공핍층 폭과 광전도전류와의 비례관계」에 관해서 더욱 예의 검토를 하여 드레인영역의 시트저항도 광전도전류에 대하여 상관성이 있는 것을 새롭게 발견하였다.
이로써, 시트저항(R)이라는 새로운 인자를 평가기준으로 함으로써 제어파라미터가 3개로 되어, 종래의 제어파라미터가 2개인 것에 비교하여 박막트랜지스터의 설계의 정밀도가 향상하고, 광전도전류를 현저하게 억제할 수 있다.
다음에, 공핍층 폭과 광전도전류와의 관계에 대하여 먼저 설명하고, 그 후 백라이트의 휘도(B)와, 드레인영역의 시트저항(R)과, 채널영역의 채널폭(W)과의 관계에 대하여 설명한다.
그리고, 광전도전류를 억제하기 위한 TFT의 구체적인 제작방법의 원리에 대하여 설명한다.
먼저, 본 발명자들은, TFT를 구성하는 채널영역의 채널폭과 광전도전류의 관계를 측정하는 동시에, 드레인영역의 시트저항과 광전도전류의 관계를 측정하였다.
또한, 시뮬레이션에 의해 동작해석을 하여 공핍층 폭의 범위를 구하였다.
도 1a는 TFT를 구성하는 TFT의 채널영역의 채널폭(W)과 광전도전류(OFF전류 :IOFF)와의 관계를 나타낸 그래프이다. 또한, 실선은 6000cd／ cm2, 파선은 4000 cd／cm2, 1점 쇄선은 2000cd／cm2의 광을 조사한 경우의 채널폭(W)과 광전도전류(IOFF)의 관계를 나타내고 있다.
도 1a에서 광조사시의 OFF전류(IOFF)는 채널폭(W)에 비례하는 것이 명백하다. 또, 도 1b는 백라이트휘도와 광전도전류와의 관계를 나타낸 그래프이지만, OFF전류 (IOFF)는 백라이트 휘도(B)에 비례하는 것을 확인할 수 있었다.
도 2a는 TFT를 OFF상태로 한 경우의 전계를 시뮬레이션한 결과를 나타낸 그래프이다.
도 2a에 나타낸 시뮬레이션결과에 의해, 전계는 거의 채널／드레인영역의 접합부에만 집중하고 있으며, LDD영역의 시트저항이 20kΩ／□(실선)인 경우, 공핍층 폭은 약 0.5㎛ 정도이며, 그 공핍층 영역은 주로 채널측으로 연장되어 있는 것을 알았다.
이에 대하여, 시트저항이 100kΩ／□(파선)의 경우, 공핍층 폭은 약 0.9㎛ 정도이며, LDD영역으로 확산되고 있는 것이 확인된다.
이로써, 시트저항이 변화함으로써 공핍층 폭도 변화하는 것이 새롭게 발견되었다. 그래서, 본 발명자들은 시트저항과 공핍층 폭과의 관계를 조사하였다. 그 결과를 도 3에 나타낸다.
도 3은 시뮬레이션에 의해 얻어진 시트저항과 공핍층 폭과의 관계를 나타낸다. 공핍층 폭(Wd)은 시트저항(R)에 비례하는 것이 확인되었다. 이것은 p／n접합의 경우에서의 공핍층의 확산과 마찬가지로, 캐리어 농도가 낮은 영역으로 공핍층은 연장되기 때문이라고 생각된다. 그리고, 도 3의 시트저항과 공핍층 폭과의 관계를 다음 수학식 7에 나타낸다.
Wd ＝ 8 ×10－3ㆍ R ＋ 0.24
도 4는 시뮬레이션(W＝4㎛의 경우)에 의해 구해진 공핍층 폭과, 이 공핍층 폭에 대응하는 시트저항에서의 광전도전류와의 관계를 측정한 결과를 나타낸다.
공핍층 폭과 광전도전류를 각각 대수(對數)로 플롯하면, 대략 경사가 1인 직선이 얻어졌다. 이것은 광전도전류가 공핍영역에 의해 발생하는 것을 시사하는 것이다.
그리고, 공핍층 폭(Wd)과 광전도전류의 관계는 다음 수학식 8과 같이 표시할 수 있다.
Iphoto＝ 5 ×10－15ㆍ Wd
그리고, 상기 수학식 8에서 Iphoto는 채널폭이 4㎛에서의 광강도가 1(cd／m2)당의 값이다.
이와 같이 상기 수학식 8에서 공핍층 폭(Wd)이 광전도전류( Iphoto)와 비례관계를 가지는 것이 발견되고, 이로써 공핍층 폭을 제어(작게)함으로써 광전도전류를 허용치 이하로 할 수 있어, 휘도경사나 크로스토크 등의 화질 열화가 없는 고성능, 고신뢰성을 실현한 박막트랜지스터를 제공할 수 있다.
그리고, 상기「허용치」라는 것은, 예를 들면 후술하지만 10pA 이하의 값이다.
또, 전술한 도 1a에서 IOFF는 채널폭(W) 및 광강도(B)에 비례하므로, IOFF와 Iphoto는 다음 수학식 9의 관계를 충족시킨다.
IOFF＝ Iphotoㆍ (W ／ 4)ㆍB
그래서, 상기 수학식 9와 8에서 Iphoto를 소거하면, 다음 수학식 10과 같이 된다.
IOFF(4 ／(WㆍB)) ＝ 5 × 10－15ㆍWd
그리고, 상기 수학식 7, 10에서 공핍층 폭(Wd)을 소거하면, 다음 수학식 11이 얻어진다. 여기서, 도 1a에서 IOFF는 채널폭(W)에 비례한다.
R ＝ IOFFㆍ 1017／ (B ㆍ W) － 30
그런데, 일반적으로 고품위의 화질을 유지하기 위해서는, IOFF는 10pA 이하의 값이 필요하다. 그 이유에 대해서 다음에 설명한다. 도 5에 액티브매트릭스의 등가회로를 나타낸다.
TFT의 OFF저항(ROFF)이 작아지면, 다음의 기입까지 전하를 유지할 수 없게 되어 전압로스로 된다. 시간(T)후의 화소전압(V)은 수학식 12에서 기술된다.
V ＝ VO｛1 － exp(T ／ (ROFF×Ctot))｝
여기서, Ctot ＝ Cs ＋ Clc
또, TFT의 OFF전류(ROFF＝ Vsd／ IOFF)를 파라미터로 한 경우의 시간과 전압로스의 시뮬레이션결과를 도 6에 나타낸다. 도 6에서 16msec(1／60Hz)의 유지시간으로 전압로스를 0.02V 이하로 억제하기 위해서는, 백라이트 조사상태에서 OFF전류를 10pA 이하로 할 필요가 있는 것이 확인된다.
따라서, 상기 수학식 11의 IOFF를 10pA 이하로 하면 다음 식이 얻어진다.
(R ＋ 30)ㆍBㆍW ＜ 10 ㆍ 10－12ㆍ1017＝ 1 ×106
으로 된다.
또, 박막트랜지스터가 사용되는 조건에 따라서는 OFF전류를 억제하는 값은 변화하므로, 다음 수학식 5와 같이 표시할 수 있다.
(R ＋ 30) ㆍ B ㆍW ＜ C
그리고, C는 광전도전류에 의해 정해지는 상수이다.
이와 같이 하여, 상기 수학식 6을 충족시키는 박막트랜지스터는, 광전도전류를 억제할 수 있는 것이며, 따라서 크로스토크나 휘도경사를 방지할 수 있고. 화질이 우수하여 고성능, 고신뢰성을 실현할 수 있다.
또, 상기 수학식 6은 액정패널로서의 백라이트휘도를 포함한 식이지만, 일반적으로 박막트랜지스터는 항상 백라이트를 구비한 투과형만으로는 한정되지 않는다. 따라서, 백라이트휘도(B)를 최고 5000cd／m2로 가정하면, 상기 수학식 6은
(R ＋ 30)ㆍW ＜ 2 ×102
으로 되어, 상기 수학식 2'를 충족시키는 박막트랜지스터는 백라이트의 휘도 (B)에 관계없이, 즉 투과, 반사형을 불문하는 박막트랜지스터로 할 수 있다.
그리고, 상기 수학식 2'는 다음 수학식 2를 충족시키는 쪽이 더욱 성능이 좋은 박막트랜지스터로 할 수 있다.
(R ＋ 30) ㆍ W ＜ 1 ×103
또, 상기 수학식 11은 다음 수학식 11'과 같이 표시할 수 있다. 즉
(R ＋ 30) ㆍ W ＜ (IOFFㆍ1017) ／ B
상기 수학식 11'의 우변을 IOFF와 B에 의해 정해지는 상수(A)로 치환하면, 다음 수학식 1로 표시할 수 있다.
(R ＋ 30) ㆍ W ＜ A
(A는 광전도전류와 광강도에 의해 정해지는 상수)
또, 상기 TFT의 구성에서, LDD영역을 형성함으로써, 이 LDD영역 이상으로는 공핍층은 확산되지 않고, 전술한 바와 같이 공핍층 폭과 비례관계에 있는 광전도전류를 억제할 수 있게 된다.
도 16a 및 16b는 채널영역과 LDD영역에서, TFT를 OFF상태로 한 경우(Vg＝ －10V, Vd＝6V시)의 전계를 시뮬레이션한 결과를 나타낸다.
상기 시뮬레이션결과에서, 전계에 걸리는 영역은 시트저항에 의존하고 있으며, LDD영역의 시트저항이 20kΩ／□인 경우에는 0.4㎛ 정도, 시트저항이 100kΩ／□인 경우에는 1.0㎛인 것을 확인할 수 있었다.
또한, 상기 채널폭은 4㎛에서 하고 있지만, 채널영역의 채널폭(W)을 미세화하여, 2㎛ 이하로 하는 경우에는, 특히 상기 수학식 1, 2 는 박막트랜지스터를 제작하는데 유효한 지침으로 된다.
또, 이하의 실시형태에서는 상기 시뮬레이션에 의거하여 TFT를 제작한 것에 대하여 구체적으로 설명한다.
(실시형태 1-1)
도 7은 본 발명의 실시형태 1에 관한 박막트랜지스터를 화소스위칭소자로서 사용한 액정표시장치의 개략 단면도, 도 8은 본 발명의 실시형태 1에 관한 박막트랜지스터의 개략 단면도, 도 9는 도 8의 개략 평면도이다.
도 7에 나타낸 바와 같이, 액정표시장치(50)는 액정패널부(51)와 이 액정패널부(51)의 이면측에 배치된 백라이트부(52) 등을 구비한 투과형 액정표시장치이다. 상기 액정패널부(51)는 편광판(53)ㆍ(53), 유리기판(2)ㆍ(54b), 매트릭스형으로 배치된 박막트랜지스터(1), 화소전극(55), 배향막(56), 액정층(57), 공통전극 (58) 등으로 구성되어 있다.
상기 유리기판(2)상에는 박막트랜지스터(1)(이하, TFT라고 함) 및 화소전극 (55)을 형성하고, 상기 기판(54b)에는 공통전극(58)을 형성하고 있다. 또, 상기 기판(2)ㆍ(54b)에는 각각 폴리이미드수지 등으로 이루어지는 배향막(56)ㆍ(56)을 형성하고, 상기 배향막(56)ㆍ(56)을 배향방향이 서로 직교하는 방향으로 미리 러빙처리하고 있으며, 기판(2)ㆍ(54b)은 도시하지 않은 스페이서를 통하여 대향 배치되어 있다.
또, 상기 기판(2)ㆍ(54b)사이에는 액정층(57)이 협지되어 있으며, 상기 액정층(57)내의 액정은 90°토션 배향되어 있다. 또한, 상기 (2)ㆍ(54b)의 외측면에는 편광판(53)ㆍ(53)이 규제하는 광의 진동방향이 서로 평행이 되도록 배치되어 있다.
또, 상기 액정패널부(51)의 이면(아래쪽)측에는 백라이트부(52)를 배치하고 있다. 상기 백라이트부(52)는 냉음극관 등의 발광소자와 광을 균일화하기 위한 광분산판 등으로 구성되어 있다.
다음에, 상기 박막트랜지스터에 대하여 도 8, 도 9를 이용하여 설명한다.
박막트랜지스터(1)는 유리기판(2)상에 막두께가 500Å의 다결정실리콘층(3), 막두께가 1000Å인 SiO2(이산화실리콘)로 이루어지는 게이트절연층(4), 알루미늄으로 이루어지는 게이트전극(5a) 및 SiO2로 이루어지는 층간절연층(6)이 차례로 적층되어 구성되어 있다.
또, 상기 다결정실리콘층(3)은 게이트전극(5a)의 바로 아래에 위치하는 채널영역(3c)과, 농도가 높은 소스영역(3a)(n＋층)과, 불순물농도가 높은 드레인영역(n＋층)(3b)로 구성되어 있다.
또, 본 실시형태에 있어서는, LDD영역(n－층)(3d)ㆍ(3e)의 길이(△L)는 0.4㎛로 설정되어 있다. 또, 상기 채널영역(3c)의 채널폭(W)은 5㎛로 설정되어 있다.
여기서, 상기 드레인영역의 시트저항을 R(kΩ／□), 이 액티브매트릭스TFT가 사용되는 액정표시장치(50)의 백라이트(52)의 휘도를 B(cd／cm2), 상기 채널영역 (3c)의 채널폭을 W(㎛)로 한 경우, 다음 수학식 6을 충족시키도록 설계한다.
(R ＋ 30) ㆍ B ㆍW ＝ Ioff＜ 1 ×106
또, TFT(1)에는 또한 예를 들면 알루미늄으로 이루어지는 소스전극(7) 및 드레인전극(8)이 설치되어 있으며, 소스전극(7)은 게이트절연층(4) 및 층간절연층(6)에 형성되어 있는 콘택트홀(9b)을 통하여 소스영역(3a)에 접속되고, 또 드레인전극 (8)은 게이트절연층(4) 및 층간절연층(6)에 형성되어 있는 콘택트홀 (9b)을 통하여 드레인영역(3b)에 접속되어 있다.
다음에, 박막트랜지스터의 제조방법을 설명한다. 도 10a∼10h는 본 발명의 실시형태 1-1에 관한 박막트랜지스터의 제조방법을 나타내는 개략 단면도, 도 11i∼11m은 마찬가지로 박막트랜지스터의 제조방법을 나타내는 개략 단면도, 도 12는 마찬가지로 박막트랜지스터의 제조방법을 나타낸 플로차트이다.
(1) 먼저, 플라스마CVD법에 의해, 유리기판(2)상에 막두께가 500Å인 a－Si층(15)을 퇴적시키고, 이어서 400℃에서 탈수소처리를 한다(도 10a). 이 탈수소처리는 결정화할 때에 수소의 탈리에 의한 Si막의 애블레이션의 발생을 방지하는 것을 목적으로 하고 있다.
또한, a－Si를 형성하는 공정은 플라스마CVD 이외에도 감압CVD나 스퍼터 등의 프로세스를 이용하는 것은 가능하다. 또, 플라스마CVD 그 외의 방법을 이용하여 폴리실리콘막을 직접 퇴적할 수도 있다. 이 경우에는 후술하는 레이저에 의한 어닐공정이 불필요해진다.
(2) 이어서, 파장 308nm의 엑시머레이저를 사용한 레이저어닐에 의해 a－Si층(15)의 용융 재결정화(p－Si화)를 하여, 다결정실리콘층(16)을 형성한다(도 10 b).
(3) 이어서, 다결정실리콘층(16)을 소정 형상으로 섬화(島化)하여 다결정실리콘층 (3)을 형성한다(도 10c).
(4) 이어서, 유리기판(2)상에 다결정실리콘층(16)을 덮도록 하여, 게이트절연층(4)이 되는 두께가 1000Å인 SiO2(이산화실리콘)층을 형성한다(도 10d).
(5) 이어서, 게이트전극(5a)이 되는 알루미늄으로 이루어지는 금속층(17)을 제막한다(도 10e).
(6) 이어서, 금속층(17)을 소정 형상으로 패터닝하여 게이트전극(5a)을 형성한다(도 10f).
(7) 이어서, 게이트전극(5a)을 마스크로서 사용하고, 불순물의 도프를 행한다(도 10g). 구체적으로는 이온도핑법에 의해 불순물로서 인이온을 도핑한다.
이로써, 게이트전극(5a)의 바로 아래에 위치하는 채널영역(3c)은 불순물이 도프되지 않은 영역이 된다. 그리고, 다결정실리콘층(3)의 채널영역(3c)을 제외한 영역은, 불순물이 도프된 층이 된다.
그리고, 이 경우의 도핑가속전압은 80kV에서 빔전류밀도는 1㎂／cm2로 하고, 고가속으로 n형 영역을 작성하는 것이다.
(8) 이어서, 게이트전극(5a)을 덮어, 포토레지스트(18)를 제막한다(도 10h).
(9) 이어서, 포토레지스트(18)를 이방성 에칭에 의해 패턴형으로 형성하여, 레지스트막(5b)을 형성한다(도 11i).
이 때, 이방성 에칭에 의해 정확한 레지스트막(5b)의 패턴을 형성할 수 있다.
(10) 이어서, 도 11j에 나타낸 바와 같이, 레지스트막(5b)을 마스크로서 사용하고, 제2회째의 불순물의 도프를 행한다. 구체적으로는, 이온도핑법에 의해 불순물로서 인이온을 도핑한다.
이 경우의 도핑가속전압은 12kV이며 빔전류밀도는 0.5㎂／cm2로 하고, 저가속으로 고농도의 n형 영역을 작성하는 것이다.
(11) 이어서, 층간절연층(SiOx)(6)을 제막한다(도 11k).
(12) 이어서, 층간절연층(6) 및 게이트절연층(4)에 콘택트홀(9a)ㆍ(9b)을 개구한다(도 11l).
(13) 그리고, 스퍼터법에 의해, 예를 들면 Al 등의 금속층을 콘택트홀(9a) ㆍ(9b)에 충전하고, 금속층의 상부를 소정 형상으로 패터닝하여 소스전극(7) 및 드레인전극(8)을 형성한다(도 11m). 이렇게 하여 TFT(1)가 제작된다.
상기의 예에서는, n채널TFT에 대하여 설명하였지만, p채널TFT에 대해서도 동일한 제조프로세스에 의해 제조할 수 있다.
상기 제조방법에 의해 작성된 박막트랜지스터의 이면에서, 5000cd／m2의 광을 조사한 경우, OFF전류는 거의 5pA가 된다.
전술한 바와 같이, 백라이트조사상태에서 OFF전류를 10pA 이하로 할 필요가 있으므로, 본 실시형태에 관한 박막트랜지스터는 양호한 표시특성을 확보할 수 있다.
또, 박막트랜지스터의 전압／전류특성을 도 13에, 또한 OFF전류의 기판면내의 불균일을 도 14에 나타낸다.
도 13에 나타낸 바와 같이, 본 실시형태에 관한 TFT(1)(L3의 그래프)는, 안정된 큰 ON전류와 작은 OFF전류를 확보할 수 있었다.
또, 도 14에서 이와 같이 하여 제작된 TFT(1)는 기판면내 위에서의 불균일을 작게 할 수 있다.
도 15에 n형 영역의 농도를 파라미터로 한 박막트랜지스터의 Vg－Id특성을 시뮬레이션한 결과를 나타낸다.
LDD영역의 시트저항이 20kΩ／□이하에서는 OFF전류는 급격히 커진다. 따라서 LDD영역의 시트저항은 최소한 20kΩ／□이상의 값이 필요하다. 한편, LDD영역의 시트저항을 100kΩ／□이상으로 한 경우, 트랜지스터의 ON전류가 저하하여 패널의 동작이 불안정하게 되었다.
따라서, LDD영역의 시트저항의 범위는 20kΩ／□이상 100kΩ／□이하로 하는 것이 바람직하다.
일반적으로, 백라이트휘도는 최대 5000cd／m2정도이며, 그 경우 광전도전류를 10pA 이하로 억제하기 위한 공핍층 폭(Wd)을 구하면 다음과 같이 된다.
즉, 상기 수학식 10에 W＝4, B＝5000, Ioff＝10 ×10－12를 대입함으로써 공핍층 폭을 구할 수 있으며, Wd＝0.4㎛가 된다.
상기 공핍층 폭은 LDD영역의 길이 이상으로 되지 않으므로, LDD영역의 길이(△L)를 0.4㎛ 이하로 함으로써 실효적인 공핍층 영역이 0.4㎛ 이하로 되어, 광전도전류를 억제(10pA 이하로)한 구성으로 할 수 있다.
또한, LDD영역이 0.1㎛보다 작아지면 전계완화 효과가 없어져 도 2b에 나타낸 바와 같이, OFF전류가 증대하므로, 상기 LDD영역은 0.1㎛보다 큰 편이 바람직하다.
또 상기 수학식 10에서 백라이트 휘도(B)가, 예를 들면 2000cd／m2인 경우에는 공핍층 폭(Wd)은 1㎛로 된다.
따라서, 공핍층 폭은 LDD영역의 길이 이상으로 되지 않으므로, LDD영역의 길이(△L)를 1.0㎛ 이하로 함으로써 실효적인 공핍층 영역이 1.0㎛ 이하로 되어 광전도전류를 억제할 수 있다. 더욱 바람직하게는 0.4㎛ 이하로 하는 것이 좋다.
또, 검사공정에서 LDD영역이 1.0㎛를 초과하는 디바이스는 OFF특성을 만족할 수 없다. 따라서, LDD영역의 길이(△L)가 1.0㎛ 이하인 것을 양품으로 하는 검사공정을 실시함으로써, 양품, 불량품을 선별하는 것이 가능해져 패널공정에서의 재료손실을 삭감할 수 있다.
또, 표 1에 나타낸 바와 같이, 실험예 1∼3(즉, 상기 수학식 2를 충족시키는 것)은 광조사시의 OFF전류를 억제할 수 있지만, 실험예 4, 5(즉, 상기 수학식 6을 충족시키지 않는 것)은 광조사시의 OFF전류를 억제할 수 없다는 것이 확인되었다.
B(cd／m2) W(㎛) R(kΩ／□) OFF전류
실험예 1 3000 4 50 Ｏ
실험예 2 5000 2 50 Ｏ
실험예 3 5000 3 30 Ｏ
실험예 4 3000 4 80 ×
실험예 5 5000 4 50 ×
이와 같이 하여, 상기 수학식 6에 의해 새롭게 제어할 수 있는 인자(드레인영역의 시트저항)과 채널영역의 채널폭과의 관계에 의해, 광조사시의 OFF전류(광전도전류)를 억제하는 범위를 규정할 수 있다.
따라서, 상기 수학식 6의 관계를 총족시키는 박막트랜지스터를 제작함으로써, OFF전류의 증가를 억제할 수 있으므로, 크로스토크이나 휘도경사를 방지할 수 있어, 고성능, 고신뢰성을 실현한 박막트랜지스터를 제공할 수 있다.
(실시형태 1-2)
본 발명의 실시형태 1-2에 관한 박막트랜지스터의 제조방법에 대하여 설명한다.
본 실시형태 1-2의 박막트랜지스터는 양극 산화에 의해 LDD영역의 길이를 0.2㎛∼0.5㎛로 작게 형성된 것이다.
이로써, 드레인측의 영역은 고농도 불순물영역으로 되므로, LDD영역의 길이 이상으로 공핍층 폭이 확산되지 않으므로, 광전도전류를 억제할 수 있는 것이다.
구체적인 제조방법의 설명을 다음에 설명한다. 도 17a∼17g는 본 발명의 실시형태 1-2에 관한 박막트랜지스터의 제조방법을 나타낸 개략 단면도, 도 18h∼18j는 마찬가지로, 박막트랜지스터의 제조방법을 나타낸 개략 단면도이다.
전술한 실시형태 1-1과 마찬가지로 하여 유리기판(2)상에 a－Si층(15)을 퇴적시키고, 이어서 파장 308nm의 엑시머레이저를 사용한 레이저어닐에 a－Si층(15)의 용융 재결정화(p－Si화)를 하여 다결정실리콘층(16)을 형성한다.
이어서, 다결정실리콘층(16)을 소정 형상으로 섬화(島化)하여 다결정실리콘층(3)을 형성한다.
이어서, 유리기판(2)상에 다결정실리콘층(3)을 덮도록 하여 게이트절연충(4)을 형성한다(도 17a∼17d).
이어서, 금속층(17)을 제막하고, 이 금속층(17)상에 포토레지스트(17a)를 패턴형으로 형성하여, 에칭기술에 의해 상기 금속막(17)을 패터닝하여 게이트전극 (5a)을 형성한다.
이어서, 게이트전극(5a)의 측면을 양극 산화하여 산화절연층(5b)을 형성한다 (도 17f).
이어서, 도 17g에 나타낸 바와 같이 하여, 게이트전극(5a)을 마스크로서 사용하고, 불순물의 도프를 한다. 구체적으로는 이온도핑법에 의해 불순물로서 인이온을 도핑한다.
이로써, 게이트전극(5a)의 바로 아래에 위치하는 채널영역(3c)은 불순물이 도프되지 않는 영역이 된다.
그리고, 산화절연층(5b)ㆍ(5b)바로 아래에 위치하는 영역에 LDD영역(3d) ㆍ(3e)이 형성되고, 이들 외측에 채널영역(3a), 드레인영역(3b)이 형성된다.
이어서, 도 18h∼18j에 나타낸 바와 같이 하여 층간절연층(SiO2)(6)을 제막하고, 이어서 층간절연층(6) 및 게이트절연층(4)에 콘택트홀(9a)ㆍ(9b)을 개구하고, 그리고 스퍼터법에 의해, 예를 들면 Al 등의 금속층을 콘택트홀(9a)ㆍ(9b)에 충전하고, 금속층의 상부를 소정 형상으로 패터닝하여 소스전극(7) 및 드레인전극 (8)을 형성한다. 이렇게 하여 TFT가 제작된다.
본 실시형태의 양극 산화에 의하면, LDD영역의 길이를 0.2㎛∼0.5㎛로 작게하는 것이 가능하다.
이로써 드레인측의 영역은 고농도 불순물영역이 되므로, 본 길이 이상으로 공핍층 폭이 확산되는 일이 없다. 따라서, 광전도전류를 작게 억제할 수 있다.
이로써, 박막트랜지스터의 OFF시에는, 상기 저농도 불순물영역이 케리어가 고갈되는 고저항층이 되므로 OFF전류의 저감을 도모할 수 있다. 그리고, 상기 수학식 2에서 LDD영역의 길이의 지침을 정할 수 있고, OFF전류 저감을 위해 필요 이상으로 LDD영역을 확보할 필요는 없어진다.
또, 상기 수학식 2는 또한 수학식 6을 충족시킴으로써, 박막트랜지스터의 ON시에는 게이트전극으로부터의 전계의 작용에 의해, 게이트전극하의 저농도 불순물영역은 캐리어가 되는 전자가 축적하여 저(低)저항 영역으로 되어 ON전류의 감소는 일어나지 않는다.
따라서, 수학식 2 및 6을 충족시키는 박막트랜지스터는 ON전류를 충분히 확보하는 동시에 OFF전류를 적게 억제하는 것이 가능해진다.
이에 더하여, 볼순물도핑은 가속전압이 10kV 이상 30kV 이하 및 빔전류밀도가 0.05㎂／cm2이상 1㎂／cm2이하의 저속에서의 이온도핑법을 이용함으로써, 이온도핑시의 이온의 가속전압이 낮으므로, 도핑시에 있어서의 손상을 적게 할 수 있다.
또, 불순물 도핑시에 레지스트를 마스크로 한 경우에도, 레지스트가 변질되지 않고 깨끗히 제거할 수 있다.
(실시형태 1-3)
본 발명의 실시형태 3에 대하여, 도 19∼도 22를 참조하면서 설명한다.
도 19는 본 발명의 실시형태 1-3에 관한 박막트랜지스터를 사용한 C－MOS인버터의 배선패턴을 나타낸 평면도이며, 도 20은 그 등가회로도이며, 도 21은 도 19의 X－X'에서 본 단면도이다.
C－MOS인버터(50)는, 예를 들면 액정표시장치의 구동회로를 구성한다. 이 C－MOS인버터(50)는 n채널TFT(22)와 p채널TFT(23)로 구성되어 있다.
n채널TFT(22)는 상기 실시형태 1의 n채널TFT(1)와 동일한 구성을 가지고 있으며, 대응하는 부분에는 동일한 참조부호를 붙인다.
p채널TFT(23)는 LDD구조가 아닌 통상 타입의 TFT이다. 즉, TFT(23)는 유리기판(2)상에, 다결정실리콘층(24), SiO2(이산화실리콘)로 이루어지는 게이트절연층 (4), 알루미늄으로 이루어지는 게이트전극(25) 및 SiO2로 이루어지는 층간절연층 (6)이 차례로 적층되어 구성되어 있다.
다결정실리콘층(24)은 게이트전극(25)의 바로 아래에 위치하는 채널영역 (24c), 채널영역(24c)의 양측에 배치되는 소스영역(24a)(p＋층) 및 드레인영역 (24b)(p＋층)으로 구성되어 있다.
또한, 이 TFT(23)에는 예를 들면 알루미늄으로 이루어지는 소스전극(26) 및 드레인전극(27)이 형성되어 있다.
소스전극(26)은 게이트절연층(4) 및 층간절연층(6)에 형성되어 있는 콘택트홀(28a)을 통하여 소스영역(24a)에 접속되어 있다.
또, 드레인전극(27)은 게이트절연층(4) 및 층간절연층(6)에 형성되어 있는 콘택트홀(28b)을 통하여 드레인영역(24b)에 접속되어 있다.
그리고, n채널TFT(22)의 게이트전극(5) 및 p채널TFT(23)의 게이트전극(25)은 도 20에 나타낸 바와 같이 입력단자(30)에 공통으로 접속되어 있다. 또, n채널 TFT(22)의 드레인전극(8) 및 p채널TFT(23)의 드레인전극(27)은 도 19에 나타낸 바와 같이 출력단자(31)에 공통으로 접속되어 있다.
본 실시형태 1-3에서는, n채널TFT의 드레인측만을 상기 실시형태 1-1에서 설명한 LDD구조로 하고, TFT의 크기를 작게 할 수 있고, 소스ㆍ드레인간 거리를 6㎛정도로 억제하는 것이 가능하며, 소스, 드레인의 양쪽에 LDD영역을 형성하는 경우에 비교하여 약 50％ 이하의 크기로 할 수 있어, TFT의 미세화를 도모할 수 있다.
그리고, n채널TFT 및 p채널TFT의 양자 모두 LDD구조로 하도록 해도 된다. 단, 어레이기판에 차지하는 회로면적을 작게 억제하기 위해, n채널TFT 및 p채널TFT중 어느 한쪽만을 LDD구조로 하는 경우에는, n채널TFT측으로 하는 것이 바람직하다.
왜냐하면, p채널TFT의 캐리어인 홀과, n채널TFT의 캐리어인 전자(電子)의 각 이동도를 비교하면, 전자의 쪽이 현격하게 크다.
따라서, p채널TFT와 n채널TFT에 동일한 전계가 인가된 경우, n채널TFT의 쪽이 캐리어에 의해 받는 충격이 크고, 그러므로 n채널TFT의 쪽이 열화되기 쉽다.
따라서, TFT의 열화를 방지하여 신뢰성의 향상을 도모하는 관점에서 보면, n채널TFT의 쪽을 LDD구조로 하는 것이 바람직하기 때문이다.
C－MOS인버터에 있어서의 ON／OFF시의 n－ch트랜지스터의 바이어스상태에서의 동작포인트를 도 22에 나타낸다.
이와 같이 인버터에서의 n－chTFT에 있어서는, 마이너스측의 전원에 대하여 게이트전극의 극성은 항상 0V 보다 높은 전압에서 동작한다.
따라서, 마이너스측의 전원은 항상 n－chTFT의 소스전극으로 되어 작용하고, 출력측은 항상 드레인전극으로 되어 작용한다.
따라서, 이 부분을 출력측 부분만을 상기 구성으로 한 회로를 사용하는 것은 어레이기판에서의 회로부분이 차지하는 면적의 축소에 기여한다. 또, 이 부분에서의 기생용량의 감소에 기여한다.
(그 외의 사항)
실시형태 1-1∼1-3에서는, 1종류의 농도를 갖는 LDD영역에 대하여 설명하였지만, 본 발명은 이것에 한정되는 것은 아니고, 농도차가 다른 복수의 LDD영역을 형성하도록 해도 된다.
즉, LDD영역을 채널영역에 향함에 따라서 불순물농도가 단계적으로 저하해가는 복수의 접합영역으로 구성함으로써, 다단계적으로 불순물농도를 변화시킬 수 있으므로, 반도체층에서의 전계의 집중을 더욱 완화시킬 수 있다.
또, 상기 LDD영역은 드레인영역과 채널영역과의 사이에만 형성되어도 되고,이와 같이 구성함으로써 OFF전류의 저감 등의 효과를 얻는 동시에, 박막트랜지스터의 면적을 작게 하는 것이 가능해진다.
또, 실시형태 1-1∼1-3에서는, 톱게이트형 TFT를 사용하여 설명하였지만, 보텀게이트형 TFT에 본 발명을 적용할 수도 있다.
또, 실시형태 1-1∼1-3에서 설명한 박막트랜지스터는, 액정표시장치 이외에도 EL장치에도 적용하는 것이 가능하다.
즉, 실시형태 1-1∼1-3에 기재한 박막트랜지스터를 스위칭소자로서 기판상에 복수 형성하고, 이 기판을 구비한 EL장치로 함으로써, 광전도전류를 억제한 구성으로 할 수 있다.
〔제2의 발명군〕
(제2의 발명군의 개념)
본 발명은, 박막트랜지스터(이하,「TFT」라고 함)의 OFF전류를 억제하는 동시에, LDD영역의 길이를 필요 최소한으로 억제하여 ON전류의 감소를 억제하는 구성을 취함으로써, 고성능, 고신뢰성을 갖는 TFT를 실현하는 것을 목적으로 하는 것이다.
그래서, 본 발명자들은 진짜 필요한 LDD영역의 길이를 구하기 위해, LDD영역부분을 시뮬레이션에 의해 동작 해석을 하여 전계에 걸리는 영역이 어느 정도인가를 구하였다.
도 23a∼23d는 시트저항을 파라미터로 하여 LDD영역을 0.5㎛에서 3㎛까지 변화시킨 경우의 Vg－Id특성을 시뮬레이션한 결과를 나타낸 그래프이다.
이 결과에서 Vg－Id특성은 LDD영역의 농도에 대하여 큰 의존성을 가지지만, LDD영역의 길이에 대해서는 의존성을 갖지 않는 것이 확인되었다. 다음에 이 원인에 대하여 고찰한다.
도 24a 및 24b에 채널영역과 LDD영역에서 TFT를 OFF상태로 한 경우(Vg＝ －10V, Vd＝ 6V시)의 전계를 시뮬레이션한 결과를 나타낸다.
상기 시뮬레이션결과에서 전계가 걸리는 영역은 시트저항에 의존하고 있으며, 시트저항이 20kΩ／□인 경우에는 0.4㎛정도, 시트저항이 100kΩ／□인 경우에는 1.0㎛인 것을 확인할 수 있었다.
따라서, 전계가 걸리는 영역 이상으로 LDD영역을 크게 해도 전계의 완화효과에는 효과가 없고, 단지 트랜지스터의 채널영역에 저항이 직렬로 삽입되는 것뿐이라는 것을 알았다.
또, 도 25a 및 25b는 실제의 LDD영역을 가진 TFT의, LDD영역의 길이(△L)와 OFF전류 및 LDD영역의 길이(△L)와 ON전류와의 관계를 나타낸 그래프이다. 그리고, LDD영역의 시트저항은 100kΩ／□이다.
도 25a에 나타낸 바와 같이, LDD영역을 1㎛보다 길게 해도 OFF전류의 저감효과는 없어, 전술한 시뮬레이션효과를 반영하고 있다.
또, 도 25b에 나타낸 바와 같이, LDD영역이 1.5㎛보다 길어지면 ON전류를 충분히 확보할 수 없어 ON전류는 저감하였다.
이 결과에서 LDD영역의 범위를 1㎛ 이상 1.5㎛ 이하로 함으로써, ON전류를충분히 확보하는 동시에 OFF전류를 작게 억제하는 것이 가능해진다.
그리고, 다음 실시형태에서는 상기 시뮬레이션에 의거하여 TFT를 제작한 것에 대하여 구체적으로 설명한다.
또, 실제의 TFT의 제작공정에서는 전술한 LDD영역을 확실하게 확보하기 위해, 후에 설명하지만 마스크맞춤시의 맞춤마크에 의해 결정할 수 있다.
(실시형태 2-1)
도 26은 실시형태 2-1에 관한 박막트랜지스터를 간략화한 단면도, 도 27은 도 26의 개략 평면도이다.
본 실시형태 2-1에서는, 본 발명을 n채널 박막트랜지스터를 적용한 예를 나타내고 있다. 이 박막트랜지스터(이하, TFT라고 함)(101)는 유리기판(102)상에 막두께가 500Å의 다결정실리콘층(103), 막두께가 1000Å인 SiO2(이산화실리콘)로 이루어지는 게이트절연층(104), 알루미늄으로 이루어지는 게이트전극(105) 및 SiO2로 이루어지는 층간절연층(106)이 차례로 적층되어 구성되어 있다.
상기 게이트전극(105a)은 레지스트막(105b)으로 덮여져 형성되어 있다. 그리고, 상기 레지스트막(105b) 대신 금속막을 사용해도 된다.
또, 상기 다결정실리콘층(103)은 게이트전극(105a)의 바로 아래에 위치하는 채널영역(103c)과, 불순물농도가 높은 소스영역(103a)(n＋층)과, 불순물농도가 높은 드레인영역(n＋층)(103b)과, 불순물농도가 낮은 저농도 불순물영역(LDD영역:n－층)(103d),(103e)으로 구성되어 있다.
저농도 불순물영역(103d)은 소스영역(103a)과 채널영역(103c)과의 사이에 개재하고, 저농도 불순물영역(103e)은 드레인영역(103b)과 채널영역(103c)과의 사이에 개재하고 있다.
이들 저농도 불순물영역(103d),(103e)은 레지스트막(105b)의 게이트전극 (105a)으로부터 돌출한 부분(105b1),(105b2)의 바로 아래에 위치하고 있다. 따라서, 저농도 불순물영역(103d)과 소스영역(103a)과의 접합면은 레지스트막(105b)의 단면(도 1의 좌측단면)과 대략 일치하고 있으며, 저농도 불순물영역(103d)과 채널영역(103c)과의 접합면은 게이트전극(105a)의 단면(도 1의 좌측단면)과 대략 일치하고 있다.
또, 저농도 불순물영역(103e)과 드레인영역(103b)과의 접합면은 레지스트막 (105b)의 단면(도 1의 우측단면)과 대략 일치하고 있으며, 저농도 불순물영역 (103d)과 채널영역(103c)과의 접합면은 게이트전극(105a)의 단면(도 1의 우측단면)과 대략 일치하고 있다.
또, 본 발명에 있어서는, 상기 저농도 불순물영역의 길이(△L)는 1㎛ 이상, 1.5㎛ 이하, 채널폭(W)은 5㎛로 설정되어 있다.
또, TFT(101)에는 또한, 예를 들면 알루미늄으로 이루어지는 소스전극(107) 및 드레인전극(108)이 형성되어 있으며, 소스전극(107)은 게이트절연층(104) 및 층간절연층(106)에 형성되어 있는 콘택트홀(109a)을 통하여 소스영역(103a)에 접속되고, 또 드레인전극(108)은 게이트절연층(104) 및 층간절연층(106)에 형성되어 있는콘택트홀(109b)을 통하여 드레인영역(103b)에 접속되어 있다.
다음에, 본 발명의 실시형태 2-1에 관한 박막트랜지스터의 제조방법을 설명한다. 도 28a∼28h, 29는 본 발명의 실시형태 2-1에 관한 박막트랜지스터의 제조방법을 나타내는 개략 단면도, 도 30은 본 발명의 실시형태 2-1에 관한 박막트랜지스터의 제조방법을 나타낸 플로차트이다.
(1) 먼저, 플라스마CVD법에 의해, 유리기판(102)상에 막두께가 500Å인 a－ Si층(105)을 퇴적시키고, 이어서 400℃에서 탈수소처리를 한다(도 28a). 이 탈수소처리는 결정화할 때에 수소의 탈리(脫離)에 의한 Si막의 애블레이션의 발생을 방지하는 것을 목적으로 하고 있다.
또한, a－Si를 형성하는 공정은 플라스마CVD 이외에서도 감압CVD나 스퍼터 등의 프로세스를 이용하는 것은 가능하다. 또, 플라스마CVD 그 외의 방법을 이용하여 폴리실리콘막을 직접 퇴적할 수도 있다. 이 경우에는 후술하는 레이저에 의한 어닐공정이 불필요해진다.
(2) 이어서, 파장 308nm의 엑시머레이저를 사용한 레이저어닐에 의해 a－Si층(115)의 용융 재결정화(p－Si화)를 하여, 다결정실리콘층(116)을 형성한다(도 28 b).
(3) 이어서, 다결정실리콘층(116)을 소정 형상으로 섬화(島化)하여 다결정실리콘층(103)을 형성한다(도 28c).
(4) 이어서, 유리기판(102)상에 다결정실리콘층(103)을 덮도록 하여, 게이트절연층(104)이 되는 두께가 1000Å인 SiO2(이산화실리콘)층을 형성한다(도 28d).
(5) 이어서, 게이트전극(105a)이 되는 알루미늄으로 이루어지는 금속층(117 )을 제막한다(도 28e).
(6) 이어서, 금속층(117)을 소정 형상으로 패터닝하여 게이트전극(105a)을 형성한다(도 28f).
(7) 이어서, 게이트전극(105a)을 마스크로서 사용하고, 제1회째의 불순물의 도프를 행한다(도 28g). 구체적으로는 이온도핑법에 의해 불순물로서 인이온을 도핑한다.
이로써, 게이트전극(105a)의 바로 아래에 위치하는 채널영역(103c)은 불순물이 도프되지 않은 영역이 된다.
그리고, 다결정실리콘층(103)의 채널영역(103c)을 제외한 영역(A),(B)은, 불순물이 도프된 n－층이 된다.
그리고, 이 경우의 도핑가속전압은 80kV에서 빔전류밀도는 1㎂／cm2로 하고, 고가속으로 저농도의 n형 영역을 작성하는 것이다.
(8) 이어서, 게이트전극(105a)을 덮어, 포토레지스트(118)를 제막한다(도 28h).
(9) 이어서, 포토레지스트(118)를 패터닝하여 레지스트막(105b)을 형성한다(도 29a).
여기서, (9)의 공정에 대해서는 도 31a,31b,31c,31d∼34a,34b를 이용하여 상세하게 설명한다.
도 31a∼31d는 LDD영역을 형성하는 공정을 설명하는 개략 단면 공정도, 도 32는 포토마스크와 기판의 사시도, 도 33a 및 33b는 포토마스크와 기판의 평면도, 도 34a 및 34b는 LDD영역 형성 후의 박막트랜지스터의 개략 단면도이다.
도 7에 나타낸 바와 같이, 포토마스트(140)와 기판(102)은 대향하도록 배치되고, 포토마스크(140)의 위쪽 위치에는 위치맞춤용 광원(도시하지 않음)이 배치되어 있으며, 상기 위치맞춤용 광원에서 포토마스크(140) 및 기판(102)에 각각 형성된 위치맞춤마크(141)ㆍ(142)에 레이저빔을 입사하여, 각각의 위치맞춤마크의 위치신호를 판독함으로써 위치맞춤을 하도록 하고 있다.
상기 포토마스크(140)의 소정위치(포토마스크 코너의 102개소)에는 거의 정사각형상의 위치맞춤마크(141)가 형성되어 있다. 또, 포토마스크(140)의 중앙위치에는 기판(102)에 전사하는 차폐막의 패턴(도시하지 않음)이 형성되어 있다.
또, 유리기판(102)상에는, 상기 위치맞춤마크(141)와 대응하는 위치에 위치맞춤마크(142)가 형성되어 있다. 이 위치맞춤마크(142)는 주위를 검은 영역으로 에워싼 거의 정사각형상의 투명한 영역으로 되어 있다.
그리고 도시하지 않지만, 상기 위치맞춤마크(141)ㆍ(142)의 형상은 정사각형상으로 한정되는 것은 아니고, 예를 들면 원형상 등으로 할 수도 있다.
그리고, 도 33a에 나타낸 바와 같이, 포토마스크(140)와 기판(102)과의 위치가 어긋나 있지 않는 경우에는, 포토마스크(140)에 형성된 위치맞춤마크(141)는 기판(102)에 형성된 위치맞춤마크(142)의 투명한 영역의 중앙에 위치하고, 그 상태에서 LDD영역을 형성한 경우에는, 이 LDD영역(103d)ㆍ(103e)의 길이(△L)는 1.25㎛가 되도록 설정되어 있다.
또, 상기 기판(102)과 포토마스크(140)의 위치가 어긋나, 위치맞춤마크(142)내에 위치맞춤마크(141)가 들어 있지 않으면, 형성되는 LDD영역의 길이는 1.5㎛ 보다 커지는 것을 알았고, 따라서 그와 같은 경우에는 위치맞춤마크(142)내에 위치맞춤마크(141)가 들어가도록 기판과 포토마스크의 위치를 맞추도록 한다.
그리고, 상기 위치맞춤마크(141)를 위치맞춤마크(142)의 중앙에 맞추도록 해도 실제로는 도 33b에 나타낸 바와 같이, 지면상(紙面上) 좌우로 벗어나는 경우가 있다.
그러나, 본 발명의 경우, 위치맞춤장치의 정밀도는 ±0.25㎛이므로, 위치맞춤마크(42)내에 위치맞춤마크(41)를 위치하도록 할 수 있다. 이와 같이 하여 도 34a 및 34b에 나타낸 바와 같이, 형성되는 LDD영역(3d)ㆍ(3e)의 길이를 1∼1.5㎛이내로 할 수 있는 것이다.
그리고, 위치맞춤장치의 정밀도는 ±0.25㎛이지만, 더욱 정밀도가 좋은 위치맞춤장치를 사용하면 LDD영역의 불균일을 더욱 작게 할 수 있다.
다음에, 상기 기판과 포토마스크의 위치맞춤의 공정에 대하여 설명한다.
도 31a에 나타낸 바와 같이, 게이트전극(105a)상에 차폐막이 되는 포토레지스트를 형성한다.
다음에, 도 31b, 31c에 나타낸 바와 같이, 이 포토레지스트에 포토마스크 (140)를 통하여 노광을 하고, 현상을 하여 소정 패턴형의 차폐막(105b)을 형성한다.
이 경우, 전술한 바와 같이 위치맞춤마크(142)의 투명부분내에 위치맞춤마크 (141)가 들어 있는 것을 확인하고나서 노광을 하도록 한다.
(10) 이어서, 도 29b에 나타낸 바와 같이, 레지스트막(105b)을 마스크로서 사용하고, 제2회째의 불순물의 도프를 행한다. 구체적으로는, 이온도핑법에 의해 불순물로서 인이온을 도핑한다.
이 경우의 도핑가속전압은 12kV이며 빔전류밀도는 0.5㎂／cm2로 하고, 저가속으로 고농도의 n형 영역을 작성하는 것이다.
이로써, 다결정실리콘(103)중, 레지스트막(105b)의 바로 아래에 위치하는 영역을 제외한 영역에 이온이 도프된다.
따라서, 1회째의 이온도핑에 의해 불순물이 이미 도프되어 있는 영역(A),(B)중, 레지스트막(105b)으로 덮여 있지 않는 영역(소스영역(103a), 드레인영역(103b)에 상당함)에서는 더욱 불순물이 도프되게 되어, 불순물 고농도영역(n＋층)이 된다.
한편, 영역(A),(B)중, 레지스트막(105b)으로 덮여져 있는 영역(저농도 불순물영역(103d), (103e)에 상당함)에서는 2회째의 이온도핑에 의해서는, 불순물이 도프되지 않게 되어, 저농도 불순물영역(n－층)이 된다.
이렇게 하여 소스영역(103a)(n＋층)과 채널영역(103c)의 사이에 저농도 불순물영역(103e)(n－층)을 형성하고, 또 드레인영역(103b)(n＋층)과 채널영역(103c)의사이에 저농도 불순물영역(n－층)을 형성하고, 또 드레인영역(103b)(n＋층)과 채널영역(103c)의 사이에 저농도 불순물영역(103e)(n－층)을 형성할 수 있다.
또한, 게이트전극(105a)을 마스크로서 제1회째의 이온도핑을 하고, 또한 레지스트막 (105b)을 마스크로서 제2회째의 이온도핑을 하므로, 소스영역(103a), 저농도 불순물영역(103d),(103e) 및 드레인영역(103b)을 자기정합적으로 형성할 수 있고, 게이트전극(105)과 소스영역(103a)이 겹치는 부분 및 게이트전극(105)과 드레인영역 (103b)이 겹치는 부분을 고려하지 않을 정도로 작게 억제할 수 있다.
따라서, LDD영역의 길이가 1∼1.5㎛로 한 박막트랜지스터를 형성할 수 있어 OFF전류를 낮게 할 수 있는 동시에, ON전류의 저하를 가급적 억제할 수 있다.
(11) 이어서, 층간절연층(SiOx)(6)을 제막한다(도 29c).
(12) 이어서, 층간절연층(106) 및 게이트절연층(104)에 콘택트홀(109a)ㆍ (109b)을 개구한다(도 29d).
(13) 그리고, 스퍼터법에 의해 예를 들면 Al 등의 금속층을 콘택트홀(109a) ㆍ(109b)에 충전하고, 금속층의 상부를 소정 형상으로 패터닝하여 소스전극(107) 및 드레인전극(108)을 형성한다(도 29e). 이렇게 하여 TFT(101)가 제작된다.
상기의 예에서는, n채널TFT에 대하여 설명하였지만, p채널TFT에 대해서도 동일한 제조프로세스에 의해 제조할 수 있다.
상기 제조방법에 의해 작성한 박막트랜지스터의 전압／전류특성을 도 35에 나타낸다. 또한 그 OFF전류의 기판면내의 불균일을 도 36에 나타낸다.
도 35에 나타낸 바와 같이, 본 실시형태 2-1에 관한 TFT(101)(L3의 그래프)는 고저항 영역인 LDD영역이 1∼1.5㎛로 작으므로, 안정된 큰 ON전류와 작은 OFF전류를 확보할 수 있었다.
또, 얼라이너의 맞춤정밀도가 향상되면 더욱 LDD영역의 길이를 작게 하는 것이 가능한 것은 물론이다.
또, n－영역의 캐리어농도를 크게 함으로써, 전계가 걸리는 영역은 작아지지만, 한편 전계의 피크치는 높아지므로 OFF전류는 증가한다.
도 37에 LDD영역의 농도를 파라미터로 한 박막트랜지스터의 Vg－Id특성을 시뮬레이션한 결과를 나타낸다.
LDD영역의 시트저항이 20kΩ／□이하에서 OFF전류는 급격하게 커진다. 따라서, n－영역의 시트저항은 최소한 20kΩ／□이상의 값이 필요하다. 한편, LDD영역의 시트저항을 100kΩ／□이상으로 한 경우, 트랜지스터의 ON전류가 저하하여 패널의 동작이 불안정하게 되었다.
따라서, LDD영역의 시트저항의 범위는 20kΩ／□이상 100kΩ／□이하로 하는 것이 바람직하다.
이에 더하여 최초의 불순물도핑은, 가속전압이 10kV 이상 30kV 이하 및 빔전류밀도가 0.05㎂/cm2이상 1㎂/cm2이하의 저속에서의 이온도핑법을 이용함으로써, 이온도핑시의 이온의 가속전압이 낮으므로, 도핑시의 손상을 적게 할 수 있다.
또, 1회째의 불순물도핑시 레지스트를 마스크로 한 경우에도, 레지스트가 변질되지 않고 깨끗히 제거할 수 있다.
또는 2회째의 불순물도핑은 가속전압이 30kV 이상 및 빔전류밀도가 1㎂/cm2이상의 고속에서의 이온도핑법을 이용하여, 2회째의 이온도핑시에도 충분한 이온을 폴리실리콘에 주입하는 것도 가능하다.
또, 실시형태 2-1에서 TFT(101)를 구성하는 LDD영역의 길이(△L)는 1㎛ 이상 1.5㎛ 이하로 하고, 소스－드레인간 전압(Vlc)을 6V, 채널폭(W)을 6㎛의 조건에서 하고 있다.
그런데, 일반적으로 OFF전류는 소스／드레인간의 전계에 의해 결정되고, Vlc는 채널영역/LDD영역에만 인가되므로, 전계의 강도는 Vlc／△L로 표시된다(Solid State Electron, 38, 2075(1995)).
그리고, 전계의 강도는 다음 식으로 표시된다.
4 ×106＜ Vlc ／ △L ＜ 6 ×106
그리고, OFF전류는 채널폭(W)에 비례하므로, 상기 LDD영역의 길이(△L)와 상기 소스－드레인간 전압(Vlc)과 채널폭(W)과의 관계를 다음의 수학식 3으로 표시할 수 있다.
△L ＞ (W ㆍ Vlc) ／ 36
상기 수학식 3의 의미에 대하여 설명한다. TFT의 소형화가 진행된 경우에는, 상기 △L, W의 값은 작아지고, 그에 따라 소스－드레인간 전압(Vlc)은 저하된다.
그래서, LDD영역의 길이(△L)와 소스ㆍ드레인간 전압(Vlc)과 채널폭(W)을 변화시킨 TFT의 특성을 표 2에 나타낸다.
Vlc(V) △L(㎛) Vlc／△L W(㎛) WㆍVlc／36 3ㆍ(W／L) 온전류 오프전류
실험예 1 6 1 6ㆍ106 5 0.83 1.25 Ｏ Ｏ
실험예 2 6 1.5 4ㆍ106 5 0.83 1.25 × Ｏ
실험예 3 3 0.5 6ㆍ106 5 0.41 1.25 Ｏ Ｏ
실험예 4 3 0.75 4ㆍ106 3 0.25 0.75 Ｏ Ｏ
실험예 5 6 2 3ㆍ106 5 0.83 1.25 × Ｏ
실험예 6 6 0.5 12ㆍ106 5 0.83 1.25 Ｏ ×
실험예 7 3 1 3ㆍ106 3 0.25 0.75 × Ｏ
(L＝12㎛, 온전류Ｏ : 온전류확보, 오프전류Ｏ : 오프전류억제)
표 2에 나타낸 바와 같이, 실험예 1∼5, 7(즉, 상기 수학식 1을 충족시키는 것)은 OFF전류를 억제할 수 있지만, 실험예 6(즉, 상기 수학식 3을 충족시키지 않는 것)은 OFF전류를 억제할 수 없다.
또, 상기 채널영역의 채널폭을 W로 한 경우, LDD영역의 길이(△L)와 채널영역의 채널폭(L)과 채널폭(W)과의 관계는 다음 수학식 4'로 표시할 수 있다.
△L ＜ 3 ㆍ (W ／ L)
상기 수학식 4는 ON전류의 제한을 나타낸 것이며, ON전류는 W／L에 비례함으로써 도입되는 조건이며, ON전류의 조건은 W／L＝0.5에서 △L이 1.5㎛ 이하에서 감소하는 실험 결과에서 도입된 것이다.
그리고, 표 1에 나타낸 바와 같이, 상기 수학식 4을 충족하는 실험예 1, 3, 4, 6은 ON전류를 확보할 수 있었다.
그리고, 상기 수학식 4'로부터도 더욱 ON전류를 확보하기 위한 바람직한 조건으로서, 상기 수학식 4에 의해 ON전류를 확보할 수 있다.
△L ＜ 1.5 ㆍ (W ／ L)
이와 같이 박막트랜지스터의 OFF시에는 상기 저농도 불순물영역이 캐리어가 고갈되는 고저항층으로 되므로 OFF전류의 저감을 도모할 수 있다.
그리고, 상기 수학식 3에서 LDD영역의 길이의 지침을 정할 수 있어, OFF전류저감을 위해 필요 이상으로 LDD영역을 확보할 필요는 없어진다.
또, 상기 수학식 3은 또 수학식 4를 충족시킴으로써, 박막트랜지스터의 ON시에는 게이트전극으로부터의 전계의 작용에 의해 게이트전극하의 저농도 불순물영역은 캐리어가 되는 전자가 축적하여 저(低)저항 영역으로 되어, ON전류의 감소는 일어나지 않는다.
따라서, 상기 수학식 3 및 4를 충족하는 박막트랜지스터는 ON전류를 충분히 확보하는 동시에 OFF전류를 작게 억제하는 것이 가능해진다.
그리고, 상기 채널폭은 5㎛ 에서 행하고 있지만, 채널영역의 채널폭(W)을 미세화하여 2㎛ 이하로 하는 경우에는 특히 수학식 3, 4는 박막트랜지스터를 제작하는데 유효한 지침이 된다.
(실시형태 2-2)
본 실시형태 2-2에서는, 상기 실시형태 2-1의 제조공정에서 레지스트막 (105b)을 형성하는 경우에, 상기 위치맞춤마크를 사용하여 LDD영역의 길이를 1㎛ 이상 1.5㎛ 이하로 하지 않고, LDD영역의 길이가 1㎛ 이상 1.5㎛ 이하의 조건을 충족시키고 있는 것을 양품으로 하는 검사공정에서, 상기 LDD영역을 상기 범위내로 하는 박막트랜지스터를 얻을 수 있다.
따라서, ON전류를 충분히 확보하는 동시에 OFF전류를 적게 억제하는 것이 가능해진다.
그리고, 상기 실시형태 2-2에서는 LDD영역의 길이를 1㎛ 이상 1.5㎛ 이하에 한정되는 것은 아니고, 상기 실시형태 2-1에서 설명한 수학식 3, 4의 범위로 할 수 있다.
(그 외의 사항)
상기 실시형태 2-1, 2-2에서는, 1종류의 농도를 갖는 저농도 불순물영역에 대하여 설명하였지만, 본 발명은 이것에 한정되는 것은 아니고, 농도차가 다른 복수의 저농도 불순물영역을 형성하도록 해도 된다.
즉, 저농도 불순물영역을 채널영역에 향함에 따라 불순물농도가 단계적으로 저하해가는 복수의 접합영역으로 구성함으로써, 다단계적으로 불순물농도를 변화시킬 수 있으므로, 반도체층에서의 전계의 집중을 더욱 완화시킬 수 있다.
또, 상기 저농도 불순물영역은 드레인영역과 채널영역과의 사이에만 형성되어도 되고, 이와 같이 구성함으로써, OFF전류의 저감 등의 효과를 얻는 동시에, 박막트랜지스터의 면적을 작게 하는 것이 가능해진다. 또한, 이와 같은 박막트랜지스터는 액정표시장치 이외에의 적용도 가능하다.
또, C－MOS인버터회로로서, p채널 박막트랜지스터와 n채널 박막트랜지스터중 최소한 n채널 박막트랜지스터를 실시형태 2-1, 2-2에 관한 박막트랜지스터로 구성할 수도 있다.
이상으로 설명한 바와 같이, 본 발명의 구성에 의하면, 본 발명의 과제를 충분히 달성할 수 있다.
즉, 제1의 발명군에서는, ON전류를 충분히 확보하는 동시에, 광조사시의 광전도전류를 작게 억제하는 것이 가능해지고, 소비전력이 작아 신뢰성 향상 및 특성 향상에 대하여 매우 그 효과는 크다.
또, 제2의 발명군에서는, ON전류를 충분히 확보하는 동시에, OFF전류를 작게 억제하는 것이 가능해지고, 소비전력이 작고, 이에 따라 신뢰성 향상 및 특성 향상에 대하여 매우 그 효과가 큰 박막트랜지스터를 제공할 수 있다.

Claims (20)

  1. 채널영역과, 이 채널영역의 양측에 배치된 소스영역 및 드레인영역이 형성된 다결정 실리콘반도체층을 가지며,
    상기 채널영역과 상기 드레인영역과의 사이에는 공핍층(空乏層)이 형성되고,
    이 공핍층의 폭과 상기 채널영역에 광이 조사된 경우에 발생하는 광전도전류와는 비례관계를 가지며, 상기 광전도전류를 소정 허용치내로 하기 위해 공핍층의 폭을 상기 비례관계에 의거해 구한 값 이하로 한 구성인 것을 특징으로 하는 박막트랜지스터.
  2. 제1항에 있어서, 상기 드레인영역의 시트저항을 R(kΩ／□), 상기 채널영역의 채널폭을 W(㎛)로 한 경우, 수학식 1의 관계를 충족시키는 것을 특징으로 하는 박막트랜지스터.
    (R ＋ 30) ㆍ W ＜ A (1)
  3. 제2항에 있어서, 상기 드레인영역의 시트저항을 R(kΩ／□), 상기 채널영역의 채널폭을 W(㎛)로 한 경우, 수학식 2의 관계를 충족시키는 것을 특징으로 하는 박막트랜지스터.
    (R ＋ 30) ㆍ W ＜ 1 ×103(2)
  4. 제3항에 있어서, 상기 채널영역의 채널폭(W)이 2㎛ 이하인 것을 특징으로 하는 박막트랜지스터.
  5. 제3항에 있어서, 상기 드레인영역의 시트저항이 20kΩ／□이상 100kΩ／□이하인 것을 특징으로 하는 박막트랜지스터.
  6. 제4항에 있어서, 상기 드레인영역의 시트저항이 20kΩ／□이상 100kΩ／□이하인 것을 특징으로 하는 박막트랜지스터.
  7. 채널영역과, 이 채널영역의 양측에 소스영역 및 드레인영역이 배치된 다결정 실리콘반도체층을 가지며, 액정표시장치에 스위칭소자로서 구비되는 박막트랜지스터로서,
    상기 액정표시장치를 구성하는 백라이트의 휘도를 2000(cd／m2)이상으로 하는 경우, 상기 소스영역과 상기 채널영역과의 사이 또는 상기 드레인영역과 상기 채널영역과의 사이의 최소한 어느 한쪽에, 불순물농도가 소스영역 및 드레인영역보다 낮은 저농도 불순물영역이 형성되고, 이 저농도불순물영역의 길이(△L)는 1.0㎛ 이하인 것을 특징으로 하는 박막트랜지스터.
  8. 채널영역과, 채널영역의 양측에 배치된 소스영역 및 드레인영역이 형성되고, 상기 소스영역과 채널영역과의 사이 또는 드레인영역과 채널영역과의 사이의 최소한 어느 한쪽에, 불순물농도가 소스영역 및 드레인영역보다 낮은 저농도 불순물영역이 형성된 다결정 실리콘반도체층을 가진 박막트랜지스터로서,
    상기 저농도 불순물영역의 길이를 △L(㎛), 소스－드레인간 전압을 Vlc(V), 상기 채널영역의 채널폭을 W(㎛)로 한 경우, 수학식 3의 관계를 충족시키는 것을 특징으로 하는 박막트랜지스터.
    △L ＞ (W ㆍ Vlc) ／ 36 (3)
  9. 제8항에 있어서, 상기 채널영역의 채널 길이를 L(㎛)로 한 경우, 수학식 4의 관계를 충족시키는 것을 특징으로 하는 박막트랜지스터.
    △L ＜ 1.5 ㆍ (W ／ L) (4)
  10. 제9항에 있어서, 상기 채널영역의 채널폭(W)이 2㎛ 이하인 것을 특징으로 하는 박막트랜지스터.
  11. 제9항에 있어서, 상기 저농도 불순물영역의 시트저항이 20kΩ／□이상 100kΩ／□이하인 것을 특징으로 하는 박막트랜지스터.
  12. 제10항에 있어서, 상기 저농도 불순물영역의 시트저항이 20kΩ／□이상 100kΩ／□이하인 것을 특징으로 하는 박막트랜지스터.
  13. 제11항에 있어서, 상기 저농도 불순물영역이 드레인영역과 채널영역과의 사이에만 형성되어 있는 것을 특징으로 하는 박막트랜지스터.
  14. 제1항에 기재한 박막트랜지스터를 스위칭소자로서 구비한 액정패널부와,
    상기 액정패널부에 이면측에서 광을 공급하는 백라이트부를 구비한 액정표시장치로서,
    상기 드레인영역의 시트저항을 R(kΩ／□), 상기 백라이트부의 휘도를 B(cd／m2), 상기 채널영역의 채널폭을 W(㎛)로 한 경우, 수학식 5의 관계를 충족시키는 것을 특징으로 하는 액정표시장치.
    (R ＋ 30) ㆍ B ㆍW ＜ C (5)
  15. 제14항에 있어서, 상기 드레인영역의 시트저항을 R(kΩ／□), 상기 백라이트부의 휘도를 B(cd／m2), 상기 채널영역의 채널폭을 W(㎛)로 한 경우, 수학식 6의 관계를 충족시키는 것을 특징으로 하는 액정표시장치.
    (R ＋ 30) ㆍ B ㆍW ＜ 1 ×106(6)
  16. 박막트랜지스터를 갖는 기판에 형성된 화소전극 상층에 발광층을 가지며, 이 발광층 상층에 대향전극이 형성된 EL장치로서,
    상기 박막트랜지스터는 제1항에 기재한 박막트랜지스터이며, 이 박막트랜지스터의 채널영역에 조사되는 광강도를 B(cd／m2)로 한 경우, 수학식 5의 관계를 충족시키는 것을 특징으로 하는 EL장치.
    (R ＋ 30) ㆍ B ㆍW ＜ C (5)
  17. 제16항에 있어서, 상기 드레인영역의 시트저항을 R(kΩ／□), 상기 채널영역에 조사되는 광강도를 B(cd ／m2), 상기 채널영역의 채널폭을 W(㎛)로 한 경우, 수학식 6의 관계를 충족시키는 것을 특징으로 하는 EL표시장치.
    (R ＋ 30) ㆍ B ㆍW ＜ 1 ×106(6)
  18. 절연성 기판상에 다결정 실리콘반도체층을 형성하는 다결정 실리콘반도체층 형성공정과,
    상기 다결정 실리콘반도체층상에 게이트절연막을 형성하는 게이트절연막 형성공정과,
    상기 게이트절연막상에 게이트전극을 패턴형으로 형성하는 게이트전극 형성공정과,
    상기 게이트전극의 측면을 산화하여, 이 게이트전극의 측면을 덮는 금속산화막을 형성하는 양극(陽極)산화공정과,
    상기 다결정 실리콘반도체층에 상기 게이트전극을 마스크로서 불순물을 도프하는 불순물도프공정을 갖는 박막트랜지스터의 제조방법으로서,
    상기 양극산화공정에서 형성되는 금속산화막의 막두께를 제어하여, 상기 불순물도프공정에서 형성되는 저농도 불순물영역의 길이(△L)를 1.0㎛ 이하로 하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  19. 절연성기판상에 다결정 실리콘반도체층을 형성하는 다결정 실리콘반도체층 형성공정과,
    상기 다결정 실리콘반도체층상에 게이트절연막을 형성하는 게이트절연막 형성공정과,
    상기 게이트절연막상에 게이트전극을 패턴형으로 형성하는 게이트전극 형성공정과,
    상기 다결정 실리콘반도체층상에 상기 게이트전극을 마스크로서 불순물을 도프하는 제1의 불순물도프공정과,
    상기 제1의 불순물도프공정에 의해 불순물이 도프된 반도체영역상에 차폐막을 형성하고, 이 차폐막을 이방성 에칭에 의해 패턴형으로 형성하는 차폐막 형성공정과,
    상기 다결정 실리콘반도체층에 상기 차폐막을 마스크로서 불순물을 도프하고, 차폐막의 하부영역과 그 이외의 영역에서 불순물농도차가 존재하도록 하여 소스영역과 채널영역과의 사이 또는 드레인영역과 채널영역과의 사이의 최소한 어느 한쪽에 불순물농도가 소스영역 및 드레인영역보다 낮은 저농도 불순물영역을 형성하고, 이 저농도 불순물영역의 길이를 1.0㎛ 이하로 하는 제2의 불순물도프공정을 가지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  20. 제19항에 있어서, 상기 저농도 불순물영역의 길이(△L)가 1.0㎛ 이하인 것을 양품으로 하는 검사공정을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
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