KR20020004513A - 플라즈마 디스플레이 패널의 구동장치 - Google Patents

플라즈마 디스플레이 패널의 구동장치 Download PDF

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Abstract

본 발명은 어드레스 구동부 내에 포함되는 출력 데이터 부와 데이터 드라이브 구동 집적회로 사이의 데이터 라인의 수를 줄일 수 있도록 한 플라즈마 디스플레이 패널의 구동장치에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널의 구동장치는 입력라인으로부터 공급되는 소정 비트데이터를 소정 비트열로 비트확장하기 위한 입력 데이터부와, 어드레스전극라인을 구동시키기 위한 다수의 드라이브 구동 집적회로와, 입력 데이터부로부터 소정 비트열로 확장된 어드레스 데이터를 입력받아 어드레스전극라인에 공급할 수 있도록 표시패널에 적합한 포맷으로 변환하기 위한 적어도 하나 이상의 출력 데이터부와, 출력 데이터부들의 출력신호들 중 어느 하나를 선택하기 위한 디멀티플렉서와, 디멀티플렉서의 신호를 다수의 드라이브 구동 집적회로들 중 어느 하나에 공급하기 위한 적어도 하나 이상의 디 플립-플롭을 구비한다.
본 발명에 의하면, 출력 데이터부와 데이터 드라이브 구동 집적회로 사이에 디멀티플렉서 및 D 플립-플롭을 설치하여 데이터라인의 수를 절반으로 줄일 수 있다.

Description

플라즈마 디스플레이 패널의 구동장치{Apparatus of Driving Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널의 구동장치에 관한 것으로, 특히 어드레스 구동부 내에 포함되는 출력 데이터부와 데이터 드라이브 구동 집적회로 사이의 데이터 라인의 수를 줄일 수 있도록 한 플라즈마 디스플레이 패널의 구동장치에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다.
도 1은 종래의 교류 면방전 PDP를 나타내는 사시도이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에형성되어진 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 주사/서스테인전극(12Y)과 공통서스테인전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
도 2를 참조하면, 종래의 교류 면방전형 PDP의 구동장치는 m×n 개의 방전셀들(1)이 주사/서스테인전극라인들(Y1내지Ym), 공통서스테인전극라인들(Z1내지Zm) 및 어드레스전극라인들(X1내지Xn)과 접속되게끔 매트릭스 형태로 배치된 PDP(30)와, 주사/서스테인전극라인들(Y1내지Ym)을 구동하기 위한 주사/서스테인 구동부(32)와, 공통서스테인전극라인들(Z1내지Zm)을 구동하기 위한 공통서스테인구동부(34)와, 기수번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)과 우수번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)을 분할 구동하기 위한 제 1 및 제 2 어드레스 구동부(36A,36B)를 구비한다. 주사/서스테인 구동부(32)는 주사/서스테인전극라인들(Y1내지Ym)에 스캔펄스와 서스테인펄스를 순차적으로 공급하여 방전셀들(1)이 라인 단위로 순차적으로 주사되게 함과 아울러 m×n 개의 방전셀들(1) 각각에서의 방전이 지속되게 한다. 공통서스테인 구동부(34)는 공통서스테인전극라인들(Z1내지Zm) 모두에 서스테인 펄스를 공급하게 된다. 제 1 및 제 2 어드레스 구동부(36A,36B)는 스캔펄스에 동기되게끔 어드레스 데이터를 어드레스전극라인들(X1내지Xn)에 공급하게 된다. 제 1 어드레스 구동부(36A)는 기수번째 어드레스전극라인들(X1,X3,…,Xn-3,Xn-1)에 어드레스 데이터를 공급하고 제 2 어드레스 구동부(36B)는 우수번째 어드레스전극라인들(X2,X4,…,Xn-2,Xn)에 어드레스 데이터를 공급한다.
이러한 3전극 교류 면방전형 PDP는 화상의 계조(Gray Level)를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋 기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67㎳)은 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 아울러, 8개의 서브 필드별(SF1내지SF8) 각각은 어드레스 기간과 서스테인 기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
이러한 PDP의 어드레스 구동부(36)는 도 3과 같이 다수개의 입력 데이터부(40), 출력 데이터부(42) 및 데이터 드라이브 IC(Integrated Circuit)(44)로 구성된다.
도 3을 참조하면, 종래의 어드레스 구동부(36)는 도시되지 않은 어드레스 데이터 공급부로부터 입력되는 소정 비트(J bit)의 어드레스 데이터를 좌 또는 우로 시프트 시켜 소정 비트(J×k)의 어드레스 데이터를 생성하기 위한 입력 데이터부들(40)과, 입력 데이터부들(40)로부터 입력되는 소정 비트(J×k)의 어드레스 데이터를 데이터 드라이브 IC들(44)로 공급할 수 있도록 소정 포맷으로 변환시키기 위한 출력 데이터부들(42)과, 출력 데이터부들(42)로부터 공급되는 어드레스 데이터를 어드레스전극라인들(X)에 공급하는 데이터 드라이브 IC들(44)을 구비한다.
동작과정을 상세히 설명하면, 입력 데이터부들(40)은 어드레스 데이터 공급부로부터 소정 비트(J bit)의 어드레스 데이터를 공급받는다. 통상 어드레스 데이터 공급부로부터 입력 데이터부들(40)로 공급되는 소정 비트(J bit)는 4 bit 이다. 어드레스 데이터 공급부로부터 입력 데이터부들(40)로 소정 비트(J bit)의 어드레스 데이터가 공급된 후 제 1 제어선에 클럭 신호가 입력된다. 입력 데이터부들(40)은 제 1 제어선에 입력되는 클럭신호(K)에 동기되어 어드레스 데이터 공급부로부터 공급된 소정 비트(J bit) 어드레스 데이터를 좌 또는 우로 쉬프트시킨다. 이와 같은 과정을 반복하여 입력 데이터부들(40)에 소정 비트(J×K bit)의 어드레스 데이터가 생성된다. 통상 입력 데이터부들(40)에 생성되는 소정 비트(J×K)의 어드레스 데이터는 64 비트이다. 입력 데이터부들(40)에 64 비트 어드레스 데이터가 생성된 후 제 2 제어선에 클럭신호가 입력된다. 제 2 제어선에 클럭신호가 입력되면 입력 데이터부들(40)에서 생성된 어드레스 데이터가 출력 데이터부들(42)에 공급된다. 출력 데이터부들(42)은 어드레스 데이터를 데이터 드라이브 IC들(44)에 공급할 수 있는 소정 포맷으로 변환하여 저장한다. 이후 출력 데이터부들(42)은 좌 또는 우로 쉬프트 되면서 데이터 라인(DL)을 통해 어드레스 데이터들을 4 비트씩 데이터 드라이브 IC들(44)로 공급한다. 데이터 드라이브 IC들(44)은 64 비트의 어드레스 데이터가 공급된 후 제 3 제어선에 클럭신호가 공급된다. 제 3 제어선에 클럭신호가 공급되면 데이터 드라이브 IC들(44)은 어드레스 데이터를 어드레스전극라인들(X)에 공급한다.
하지만, 이와 같은 종래의 어드레스 구동부는 출력 데이터부(40)로부터 데이터 드라이브 IC(44)로 데이터를 공급하기 위하여 다수개의 데이터라인(DL)이 사용된다. 이러한 다수개의 데이터라인(DL)은 전기적으로 간섭을 받지 않도록 소정간격을 유지해야 한다. 따라서, 어드레스 구동회로보드가 소정크기 이하로 줄어들지 못한다. 특히, PDP가 고해상도로 갈수록 데이터라인(DL)의 수는 증가하게 된다.
따라서, 본 발명의 목적은 어드레스 구동부 내에 포함되는 출력 데이터부와데이터 드라이브 구동 집적회로 사이의 데이터 라인의 수를 줄일 수 있도록 한 플라즈마 디스플레이 패널의 구동장치에 관한 것이다.
도 1은 종래의 교류 면방전 PDP의 방전셀 구조를 도시한 사시도.
도 2는 도 1에 도시된 방전셀들이 매트릭스 형태로 배치된 PDP 및 그 구동부를 나타내는 블록도.
도 3은 도 2에 도시된 종래의 어드레스 구동부를 나타내는 도면.
도 4는 본 발명의 어드레스 구동부를 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
1: 방전셀 10 : 상부기판
12Z : 공통서스테인전극 12Y : 주사/서스테인전극
14,22 : 유전체층 16 : 보호막
18 : 하부기판 20X : 어드레스전극
24 : 격벽 26 : 형광체
30 : PDP 32 : 주사/서스테인 구동부
34 : 공통서스테인 구동부 36A,36B : 어드레스 구동부
40,46 : 입력 데이터부 42,48,49 : 출력 데이터부
44,50,51 : 데이터 드라이브 구동 집적회로
52 : 디멀티플렉서 54,55 : D 플립-플롭
56 : 인버터 58 : 선택 신호 발생부
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널의 구동장치는 입력라인으로부터 공급되는 소정 비트데이터를 소정 비트열로 비트확장하기 위한 입력 데이터부와, 어드레스전극라인을 구동시키기 위한 다수의 드라이브 구동 집적회로와, 입력 데이터부로부터 소정 비트열로 확장된 어드레스 데이터를 입력받아 어드레스전극라인에 공급할 수 있도록 표시패널에 적합한 포맷으로 변환하기 위한 적어도 하나 이상의 출력 데이터부와, 출력 데이터부들의 출력신호들 중 어느 하나를 선택하기 위한 디멀티플렉서와, 디멀티플렉서의 신호를 다수의 드라이브 구동 집적회로들 중 어느 하나에 공급하기 위한 적어도 하나 이상의 디 플립-플롭을 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 4를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 4는 본 발명의 어드레스 구동부를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 어드레스 구동부(36)는 어드레스 데이터 구동부로부터 입력되는 소정 비트(J bit)의 어드레스 데이터를 좌 또는 우로 시프트 시켜소정 비트(J×K)의 어드레스 데이터를 생성하기 위한 입력 데이터부들(46)과, 입력 데이터부들(46)로부터 입력되는 소정 비트(J×K)의 어드레스 데이터를 데이터 드라이브 IC들(50,51)로 공급할 수 있도록 소정 포맷으로 변환시키기 위한 출력 데이터부들(48,49)과, 2개의 출력 데이터부들(48,49)의 출력라인을 하나의 데이터 라인(DL)과 접속시키기 위한 디멀티플렉서들(52)과, 하나의 데이터 라인(DL)과 접속되어 2개의 출력 데이터부들(48,49)로부터 출력된 어드레스 데이터를 2개의 데이터 드라이브 IC들(50,51)로 공급하기 위한 D 플립-플롭들(Flip-flop)(54,55)과, D 플립-플롭들(54,55)로부터 공급되는 어드레스 데이터를 어드레스전극라인들(X)로 공급하기 위한 데이터 드라이브 IC들(50,51)을 구비한다.
디멀티플렉서들(52)은 선택 신호 발생부(58)로부터 입력되는 부논리(0) 또는 정논리(1)의 신호에 응답하여 2개의 출력 데이터부들(48,49)로부터 입력되는 어드레스 데이터 중 어느 하나를 데이터 라인(DL)으로 공급한다. D 플립-플롭들(54,55)은 선택 신호 발생부(58) 및 인버터(56)로부터 입력되는 부논리 또는 정논리의 신호에 응답하여 데이터라인(DL)으로 공급되는 어드레스 데이터를 2개의 데이터 드라이브 IC들(50,51) 중 어느 하나로 공급한다.
동작과정을 상세히 설명하면, 먼저 입력 데이터부들(46)은 어드레스 데이터 공급부로부터 소정 비트(J bit)의 어드레스 데이터를 공급받는다. 통상 어드레스 데이터 공급부로부터 입력 데이터부들(46)로 공급되는 소정 비트(J bit)는 4 비트이다. 어드레스 데이터 공급부로부터 입력 데이터부들(46)로 소정 비트(J bit)의 어드레스 데이터가 공급된 후 제 1 제어선에 클럭신호(k)가 입력된다. 입력 데이터부들(46)은 제 1 제어선에 입력되는 클럭신호(k)에 동기되어 어드레스 데이터 공급부로부터 공급된 소정 비트(J bit)의 어드레스 데이터를 좌 또는 우로 쉬프트 시킨다. 이와 같은 과정을 반복하여 입력 데이터부들(46)에 소정 비트(J×K bit)의 어드레스 데이터가 생성된다. 통상 입력 데이터부들(46)에 생성되는 소정 비트(J×K)의 어드레스 데이터는 64 비트이다. 입력 데이터부들(46)에 64 비트의 어드레스 데이터가 생성된 후 제 2 제어선에 클럭신호가 입력된다. 제 2 제어선에 클럭신호가 입력되면 입력 데이터부들(46)에서 생성된 어드레스 데이터가 출력 데이터부들(48,49)로 공급된다. 출력 데이터부들(48,49)은 어드레스 데이터를 데이터 드라이브 IC들(50,51)에 공급할 수 있도록 소정 포맷으로 변환하여 저장한다. 이후 선택 신호 발생부(58)로부터 부논리의 신호가 디멀티플렉서들(52), 인버터(56) 및 제 2 D 플립-플롭들(55)로 공급된다. 디멀티플렉서들(52)은 부논리의 신호가 입력되면 제 1 출력 데이터부들(48)에 저장된 어드레스 데이터를 4 비트씩 데이터 라인들(DL)에 공급한다. 선택 신호 발생부(58)로부터 인버터(56)에 공급된 부논리 신호는 정논리 신호로 반전되어 제 1 D 플립-플롭들(54)로 공급된다. 즉, 제 1 D 플립-플롭들(54)에는 정논리의 신호가 입력되고, 제 2 D 플립-플롭들(55)에는 부논리의 신호가 입력된다. 따라서, 데이터라인들(DL)로 공급된 4 비트의 어드레스 데이터는 제 1 D 플립-플롭들(54)을 통해 제 1 데이터 드라이브 IC들(50)로 공급된다. 제 1 데이터 드라이브 IC들(50)로 4 비트의 어드레스 데이터가 공급된 후 선택 신호 발생부(58)로부터 정논리의 신호가 디멀티플렉서들(52), 제 2 D 플립-플롭들(55) 및 인버터(56)로 공급된다. 디멀티플렉서들(52)은 정논리의 신호가 입력되면 제 2 출력데이터부들(49)에 저장된 어드레스 데이터를 4 비트씩 데이터라인들(DL)에 공급한다. 선택 신호 발생부(58)로부터 인버터(56)에 공급된 정논리 신호는 부논리 신호로 반전되어 제 1 D 플립-플롭들(54)로 공급된다. 즉, 제 1 D 플립-플롭들(54)에는 부논리의 신호가 입력되고, 제 2 D 플립-플롭들(55)에는 정논리의 신호가 입력된다. 따라서, 데이터라인들(DL)로 공급된 4 비트의 어드레스 데이터는 제 2 D 플립-플롭들(55)을 통해 제 2 데이터 드라이브 IC들(51)로 공급된다. 이와 같은 과정을 거쳐 데이터 드라이브 IC들(50,51)로 64 비트의 어드레스 데이터가 공급된다. 데이터 드라이브 IC들(50,51)로 64 비트의 어드레스 데이터가 공급된 후 제 3 제어선에 클럭신호가 공급된다. 제 3 제어선에 클럭신호가 공급되면 데이터 드라이브 IC들(50,51)은 64 비트의 어드레스 데이터를 어드레스전극라인들(X)에 공급한다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동장치에 의하면 출력 데이터부와 데이터 드라이브 구동 집적회로 사이에 디멀티플렉서 및 D 플립-플롭을 설치하여 데이터라인의 수를 절반으로 줄일 수 있다. 따라서, 어드레스 구동 회로보드의 크기를 최소화 할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (2)

  1. 표시패널 내의 어드레스전극라인에 데이터를 공급하기 위한 어드레스 구동회로 보드를 구비하는 플라즈마 디스플레이 패널에 있어서,
    입력라인으로부터 공급되는 소정 비트데이터를 소정 비트열로 비트확장하기 위한 입력 데이터부와,
    상기 어드레스전극라인을 구동시키기 위한 다수의 드라이브 구동 집적회로와,
    상기 입력 데이터부로부터 소정 비트열로 확장된 상기 어드레스 데이터를 입력받아 상기 어드레스전극라인에 공급할 수 있도록 상기 표시패널에 적합한 포맷으로 변환하기 위한 적어도 하나 이상의 출력 데이터부와,
    상기 출력 데이터부들의 출력신호들 중 어느 하나를 선택하기 위한 디멀티플렉서와,
    상기 디멀티플렉서의 신호를 상기 다수의 드라이브 구동 집적회로들 중 어느 하나에 공급하기 위한 적어도 하나 이상의 디 플립-플롭을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  2. 제 1 항에 있어서,
    상기 멀티플렉서의 동작을 제어함과 아울러 상기 디 플립-플롭을 우수번째와 기수번째로 나누어 구동시키기 위한 선택 신호 발생부를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
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* Cited by examiner, † Cited by third party
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US7643022B2 (en) 2004-11-08 2010-01-05 Samsung Electronics Co., Ltd. Panel source driver circuits having common data demultiplexing and methods of controlling operations of the same

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US7643022B2 (en) 2004-11-08 2010-01-05 Samsung Electronics Co., Ltd. Panel source driver circuits having common data demultiplexing and methods of controlling operations of the same

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