KR200177592Y1

KR200177592Y1 - Phase equalizer for digital vcr

Info

Publication number: KR200177592Y1
Application number: KR2019950053354U
Authority: KR
Inventors: 최병봉
Original assignee: 전주범; 대우전자주식회사
Priority date: 1995-12-29
Filing date: 1995-12-29
Publication date: 2000-05-01
Also published as: KR970046170U

Abstract

본 고안은 DVCR(Digital VCR)에 있어서, 위상 왜곡을 보정하는 위상 등화기에 관한 것으로, 자기 헤드에 의해 유기되어 증폭된 입력 신호를 지연시키는 지연기, 입력 신호의 레벨을 축소하는 가변 저항, 및 지연기와 가변 저항을 통해 출력되는 신호들을 입력으로 차동 증폭하는 차동 증폭기로 구성되며, 차동 증폭기의 출력이 좌우 대칭이 되도록 가변 저항의 저항값을 조절하므로써 입력 신호의 비선형 왜곡 상태를 보정한다.The present invention relates to a phase equalizer for correcting phase distortion in a DVCR (Digital VCR), comprising: a delay for delaying an input signal induced and amplified by a magnetic head, a variable resistor for reducing the level of the input signal, and a delay. It consists of a differential amplifier that differentially amplifies the signals output through the variable resistor to the input and adjusts the resistance value of the variable resistor so that the output of the differential amplifier is symmetrical.

따라서 본 고안은 간단한 구성으로 비선형 왜곡으로 나타나는 위상 왜곡을 보정하므로 DVCR의 구성을 간단하게 하면서 위상 왜곡을 보정하는 효과가 있다.Therefore, the present invention has the effect of correcting the phase distortion while simplifying the configuration of the DVCR because the simple structure of the phase distortion that appears as a non-linear distortion.

Description

PHASE EQUALIZER FOR DIGITAL VCR

제 1 도는 본 고안이 적용된 DVCR의 구성도,1 is a block diagram of a DVCR to which the present invention is applied,

제 2 도는 본 고안에 의한 위상 등화기의 구성도,2 is a block diagram of a phase equalizer according to the present invention,

제 3a, b, c, d도는 제2도의 각 부분의 신호 파형도.3a, b, c, d are signal waveform diagrams of respective parts of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 자기 헤드 2 : 프리앰프1: magnetic head 2: preamplifier

3 : 위상등화기 4 : 로우 패스 필터3: phase equalizer 4: low pass filter

5 : 진폭 등화기 6 : 클럭 회복기5: amplitude equalizer 6: clock recovery

7 : 검출기 11 : 지연기7 detector 11 delay

12 : 가변 저항 13 : 차동 증폭기12 variable resistance 13 differential amplifier

본 고안은 DVCR(Digital VCR)에 있어서, 위상 왜곡을 보정하는 위상 등화기에 관한 것이다.The present invention relates to a phase equalizer for correcting phase distortion in a digital VCR (DVCR).

일반적으로 고밀도로 데이타를 기록하는 DVCR에서는 인접한 비트에 의한 간섭과 자기 매체에 의한 비선형 왜곡이 발생한다. 그런데, 이러한 비선형 왜곡은 위상과 진폭에 나쁜 영향을 끼치는 문제점이 있다.In general, in high density DVCR, interference by adjacent bits and nonlinear distortion by magnetic media occur. However, such nonlinear distortions have a problem of adversely affecting phase and amplitude.

따라서, 본 고안은 비선형 왜곡으로 발생된 위상 왜곡을 보정하기 위한 위상 등화기를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a phase equalizer for correcting phase distortion caused by nonlinear distortion.

이러한 목적을 달성하기 위해 본 고안은 자기 헤드에 의해 유기되어 증폭된 입력 신호를 지연시키는 지연기, 상기 입력 신호의 레벨을 축소하는 가변 저항, 및 상기 지연기와 가변 저항을 통해 출력되는 신호들을 입력으로 차동 증폭하는 차동 증폭기를 포함하여 구성되는 것을 특징으로 하는 위상 등화기를 제공한다.To achieve this purpose, the present invention provides a delay for delaying an input signal induced and amplified by a magnetic head, a variable resistor for reducing the level of the input signal, and signals output through the delay and the variable resistor as inputs. Provided is a phase equalizer comprising a differential amplifier for differential amplification.

이하, 첨부한 도면을 참조하여 본 고안의 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

제 1 도는 본 고안이 적용되는 DVCR의 구성도이고, 제 2 도는 본 고안에 의한 위상 등화기의 구성도이고, 제 3 도는 제 2 도의 각 부분의 신호 파형도이다.1 is a block diagram of a DVCR to which the present invention is applied, FIG. 2 is a block diagram of a phase equalizer according to the present invention, and FIG. 3 is a signal waveform diagram of each part of FIG.

본 고안이 적용되는 DVCR은 제 1 도에 도시한 바와 같이 자기 헤드(1)에 의해 유기된 신호 파형을 증폭하는 프리앰프(Pre-Amp)(2), 프리앰프(2)에서 증폭된 신호를 위상 등화시키는 위상 등화기(3), 위상 등화기(3)의 출력 신호로 부터 고주파 잡음(Noise)을 제거하는 로우 패스 필터(LPF Low Pass Filter)(4), 로우 패스 필터(4)의 출력 신호의 진폭 왜곡을 보정하는 진폭 등화기(5), 진폭 등화기(5)의 출력 신호로부터 클럭 신호(CLOCK)를 회복(Recovery)하는 클럭 회복기(6) 및 클럭 회복기(6)로 부터의 클럭 신호(CLOCK)를 이용하여 진폭 등화기(5)의 출력 신호로부터 동기를 검출하여 데이타(DATA)를 출력하는 검출기(7)로 구성된다.As shown in FIG. 1, the DVCR to which the present invention is applied has a signal amplified by the pre-amp 2 and the pre-amp 2 that amplify the signal waveform induced by the magnetic head 1. Output of low pass filter 4, low pass filter 4 to remove high frequency noise from the output signal of phase equalizer 3, phase equalizer 3 for phase equalization An amplitude equalizer 5 for correcting the amplitude distortion of the signal, a clock recoverer 6 recovering a clock signal CLOCK from an output signal of the amplitude equalizer 5, and a clock from the clock recoverer 6 It consists of a detector 7 which detects synchronization from the output signal of the amplitude equalizer 5 by using the signal CLOCK and outputs data DATA.

이와 같이 구성되는 본 고안이 적용된 DVCR의 동작을 설명한다.The operation of the DVCR to which the present invention configured as described above is applied will be described.

먼저 자기 헤드(1)에 의해 유기된 신호는 프리앰프(2)에서 증폭된 후 위상 등화기(3)에서 위상 등화된다. 위상 등화기(3)로부터 위상 등화된 신호는 고주파 잡음을 포함하고 있으므로 로우 패스 필터(4)로 저대역 통과 필터링하여 고주파 잡음을 억압한다. 로우 패스 필터(4)로부터 출력되는 신호는 다시 진폭 등화기(5)에서 진폭 왜곡이 보정된다.The signal first induced by the magnetic head 1 is amplified in the preamplifier 2 and then phase equalized in the phase equalizer 3. Since the phase equalized signal from the phase equalizer 3 contains high frequency noise, low pass filtering is performed by the low pass filter 4 to suppress the high frequency noise. The signal output from the low pass filter 4 is again corrected for amplitude distortion in the amplitude equalizer 5.

이와 같이 각각 위상과 진폭이 등화된 신호는 클럭 회복기(6)에서 클럭 신호(CLOCK)가 회복되고 검출기(7)에 입력되어 데이타를 검출하는데 이용된다.The signals whose phases and amplitudes are equalized in this manner are used to recover the clock signal CLOCK in the clock recovery unit 6 and input the detector 7 to detect data.

즉, 검출기(7)에서는 클럭 회복기(6)로부터 출력되는 클럭 신호(CLOCK)에 따라 진폭 등화기(5)의 등화된 신호로부터 동기를 검출하여 최종적으로 데이타(DATA)를 출력하게 된다.That is, the detector 7 detects synchronization from the equalized signal of the amplitude equalizer 5 according to the clock signal CLOCK output from the clock recovery unit 6 and finally outputs data DATA.

여기서, 본 고안에 의한 위상 등화기(3)는 제 2 도에 도시한 바와 같이 지연기(11), 가변 저항(12), 및 차동 증폭기(13)로 구성된다.Here, the phase equalizer 3 according to the present invention is composed of a delay unit 11, a variable resistor 12, and a differential amplifier 13 as shown in FIG.

지연기(11)는 자기 헤드(1)에 의해 유기되어 증폭된 입력 신호를 지연시킨다.The retarder 11 delays the input signal induced and amplified by the magnetic head 1.

가변 저항(12)은 입력 신호의 레벨을 축소하는 것으로, 가변 저항(12)의 저항 값을 조정하므로써 입력 신호의 축소 레벨을 설정한다. 여기서, 입력 레벨의 축소레벨은 후술하는 차동 증폭기(13)의 출력이 좌우 대칭이 되도록 설정한다. 즉, 사용자는 차동 증폭기(13)의 출력 상태에 따라서 가변 저항(12)의 저항값을 적절히 설정하여야 하는 것이다.The variable resistor 12 reduces the level of the input signal and sets the reduction level of the input signal by adjusting the resistance value of the variable resistor 12. Here, the reduction level of the input level is set so that the output of the differential amplifier 13 described later becomes symmetrical. In other words, the user should appropriately set the resistance value of the variable resistor 12 according to the output state of the differential amplifier 13.

차동 증폭기(13)는 지연기(11)와 가변 저항(12)을 통해 출력되는 신호들을 입력으로 차동 증폭하는 것으로, 지연기(11)로 부터 출력되는 신호를 반전 입력(-)으로 하고 가변 저항(12)을 통해 출력되는 신호를 비반전 입력(+)으로 하며, 가변 저항(12)과 함께 불균형 왜곡을 보정하게 된다.The differential amplifier 13 differentially amplifies the signals output through the delay unit 11 and the variable resistor 12 to the input. The signal output from the delay unit 11 is the inverting input (−) and the variable resistor is used. The signal output through 12 is a non-inverting input (+), and the unbalanced distortion is corrected together with the variable resistor 12.

이와 같이 구성되는 본 고안에 의한 위상 등화기의 동작을 제3도를 참조하여 설명한다.The operation of the phase equalizer according to the present invention configured as described above will be described with reference to FIG.

제3a도는 프리 앰프(2)로부터 출력되어 위상 등화기(3)로 입력되는 입력 신호(a)의 파형도이고, 제3b도는 가변 저항(12)을 통해 출력되는 신호(b) 파형도이고, 제3c도는 지연기(11)의 출력 신호(c) 파형도이고, 제3d도는 차동 증폭기(13)의 출력 신호 파형도이다. 여기서, 지연기(11)의 출력 신호(c)가 반전된 상태로 도시되었으며, 그 이유는 지연기(11)의 출력이 차동 증폭기(13)의 반전 단자(-)로 제공되는 바 실질적으로는 반전 상태와 동일하기 때문이다.3a is a waveform diagram of an input signal a output from the preamplifier 2 and input to the phase equalizer 3, and FIG. 3b is a waveform diagram of a signal b output through the variable resistor 12, FIG. 3C is a waveform diagram of the output signal c of the delay unit 11, and FIG. 3D is a waveform diagram of the output signal of the differential amplifier 13. FIG. Here, the output signal c of the delayer 11 is shown inverted, because the output of the delayer 11 is provided to the inverting terminal (-) of the differential amplifier 13 substantially. This is because it is the same as the inversion state.

자기헤드(1)에 의해 유기된후 프리앰프(2)를 통해 증폭된 입력 신호(a)는 제3a도에 도시한 바와 같은 파형으로 이루어지며, 지연기(11)와 가변 저항(12)으로 각각 입력된다.The input signal a, which is induced by the magnetic head 1 and then amplified by the preamplifier 2, has a waveform as shown in FIG. 3A, and includes a delay 11 and a variable resistor 12. Each is input.

입력 신호(a)는 가변 저항(12)에서 신호 레벨이 축소되어 제3b도에 도시한 바와 같이 축소된 상태로 나타난다. 또한, 입력 신호(a)는 지연기(11)에서 레벨의 변동없이 단순히 지연되어 차동 증폭기(13)의 반전 입력단(-)으로 인가된다.The input signal a is reduced in signal level in the variable resistor 12 and is shown in a reduced state as shown in FIG. 3b. In addition, the input signal a is simply delayed without a change in the level in the delay unit 11 and applied to the inverting input terminal (-) of the differential amplifier 13.

이와 같이 지연기(11)의 출력 신호는 가변 저항(12)의 출력 신호와 함께 차동 증폭기(13)로 입력되어 차동 증폭되어 위상 왜곡이 보정된 상태로 로우 패스 필터 (4)로 출력된다As described above, the output signal of the delay unit 11 is input to the differential amplifier 13 together with the output signal of the variable resistor 12 and differentially amplified to be output to the low pass filter 4 with the phase distortion corrected.

이때, 지연기(11)에서 출력되어 차동 증폭기(13)로 입력된 신호는 상술한 바와 같이 반전 입력단(-)으로 입력되므로 제3c도에 도시한 바와 같이 반전된 상태로 가변 저항(12)으로부터 출력된 신호와 가산되어 그 차가 증폭되므로, 차동증폭기(13)로부터 출력되는 신호는 제3d도에 도시한 바와 같이 위상 왜곡이 보정된 상태가 된다.At this time, since the signal output from the delay unit 11 and input to the differential amplifier 13 is input to the inverting input terminal (-) as described above, the variable resistor 12 is inverted as shown in FIG. 3C. Since the difference between the output signal and the difference is amplified, the signal output from the differential amplifier 13 is in a state where the phase distortion is corrected as shown in FIG.

여기서, 가변 저항(12)의 저항값은 차동 증폭기(13)의 출력 신호가 좌우 대칭이 되도록 조정된다.Here, the resistance value of the variable resistor 12 is adjusted so that the output signal of the differential amplifier 13 is symmetrical.

이상에서 설명한 바와 같이 본 고안에 의한 위상 등화기는 간단한 구성으로 비선형 왜곡으로 나타나는 위상 왜곡을 보정하므로 DVCR의 구성을 간단하게 하면서 위상 왜곡을 보정하는 효과가 있다.As described above, the phase equalizer according to the present invention corrects the phase distortion represented by the nonlinear distortion with a simple configuration, thereby simplifying the configuration of the DVCR and correcting the phase distortion.

Claims

The delay unit 11 delays the input signal induced and amplified by the magnetic head, the variable resistor 12 reducing the level of the input signal, and is output through the delay unit 11 and the variable resistor 12. And a differential amplifier (13) for differentially amplifying signals to an input.

2. The phase equalizer as claimed in claim 1, wherein the variable resistor (12) is adjusted so that the signal output through the differential amplifier (13) is symmetrical.