KR200167745Y1 - Vme 버스를 통한 프로세서간 통신 시스템 - Google Patents

Vme 버스를 통한 프로세서간 통신 시스템 Download PDF

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Abstract

본 고안은 마스터 프로세서 모듈과 다수의 슬레이브 프로세서 모듈간에 VME 버스를 통하여 데이타를 송수신하는 VME 버스를 통한 프로세서간 통신 시스템에 관한 것으로, 마스터 프로세서 모듈이 슬레이브 프로세서 모듈을 억세스하는 경우에 해당 슬레이브 프로세서 모듈이 응답할 수 없는 상태에 있게 되면 해당 슬레이브 프로세서 모듈에 대한 억세스를 중지하게 함으로써 동작 신뢰성을 향상시키도록 하는 프로세서간 통신 시스템에 관한 것이다.
종래의 VME 버스를 통한 프로세서간 통신 시스템에서, 마스터 프로세서 모듈의 CPU는 슬레이브 프로세서 모듈의 어드레스를 전송하고 어드레스 스트로브 신호를 슬레이브 프로세서 모듈측에 전송한 후에 슬레이브 프로세서 모듈로부터 소정시간 이내에 전송응답신호가 인가되지 않는 경우에 타임아웃신호 발생부로 부터의 타임아웃신호에 의하여 강제로 리스타트 됨으로 인하여 기존에 실행하고 있던 모든 정보가 상실되고 처음부터 다시 시작해야 하므로 CPU 입장에서는 리스타트 됨으로 인한 치명적인 손실을 입게되는 문제점이 있다. 또한, 마스터 프로세서 모듈의 CPU가 리스타트 된후에 전송응답신호를 인가받지 못했던 해당 슬레이브 프로세서 모듈을 다시 억세스하게 됨으로 인하여 또 다시 리스타트 되어 시스템에 치명적인 손실을 주는 문제점이 있다.
본 고안은 마스터 프로세서 모듈이 슬레이브 프로세서 모듈을 억세스하는 경우에 해당 슬레이브 프로세서 모듈이 응답할 수 없는 상태에 있게 되면 해당 슬레이브 프로세서 모듈에 대한 억세스를 중지하므로 동작 신뢰성을 향상시키게 된다.

Description

VME 버스를 통한 프로세서간 통신 시스템
본 고안은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 마스터 프로세서 모듈이 슬레이브 프로세서 모듈을 억세스하는 경우에 해당 슬레이브 프로세서 모듈이 응답할 수 없는 상태에 있게 되면 해당 슬레이브 프로세서 모듈에 대한 억세스를 중지하게 함으로써 동작 신뢰성을 향상시키도록 하는 프로세서간 통신 시스템을 제공하는 데에 목적이 있다.
이와 같은 목적을 달성하기 위한 본 고안은, 마스터 프로세서 모듈(30)과 다수의 슬레이브 프로세서 모듈(40a∼40n)을 VME 버스를 통해 접속하여 상기 마스터 프로세서 모듈(30)과 슬레이브 프로세서 모듈(40a∼40n) 사이에 데이타를 송수신하는 VME 버스를 통한 프로세서간 통신 시스템에 있어서, 상기 마스터 프로세서 모듈(30)은 어드레스라인(AL)을 정합하여 인가받은 어드레스를 VME 버스에 전달하는 어드레스라인 인터페이스부(32)와; 인가받은 어드레스를 래치하는 어드레스 래치부(33)와; 데이타라인(DL)을 정합하여 VME 버스에 입출력되는 데이타를 전달하는 데이타라인 인터페이스부(34)와; 제어라인(CL)을 정합하여 VME 버스에 입출력되는 제어신호를 전달하는 제어라인 인터페이스부(35)와; 상기 제어라인 인터페이스부(35)를 통해 VME 버스를 경유하여 상기 슬레이브 프로세서 모듈(40a∼40n)측에 어드레스 스트로브 신호(VAS*)가 출력된후 소정시간 이내에 상기 슬레이브 프로세서 모듈(40a∼40n)로부터 전송응답신호(VDTACK*)가 인가되지 않으면 인터럽트신호(INT)와 전송응답신호(VDTACK*)를 발생하여 출력하는 인터럽트/전송응답신호 발생부(36)와; 상기 어드레스라인 인터페이스부(32)를 통해 VME 버스를 경유하여 상기 슬레이브 프로세서 모듈(40a∼40n)측에 어드레스와 어드레스 스트로브 신호(VAS*)를 전송한후 상기 인터럽트/전송응답신호 발생부(36)로부터 인터럽트신호(INT)와 전송응답신호(VDTACK*)가 인가되면 상기 어드레스를 상기 어드레스 래치부(33)에 래치시키고 처리루틴으로 부터 빠져나오며 그후에 해당 어드레스의 슬레이브 프로세서 모듈(40a∼40n)을 억세스하지 않는 CPU(31)를 구비하는 것을 특징으로 한다.
이와 같은 구성에 의해 본 고안은 마스터 프로세서 모듈이 슬레이브 프로세서 모듈을 억세스하는 경우에 해당 슬레이브 프로세서 모듈이 응답할 수 없는 상태에 있게 되면 해당 슬레이브 프로세서 모듈에 대한 억세스를 중지하므로 동작 신뢰성을 향상시키게 된다.
도1은 종래의 VME 버스를 통한 프로세서간 통신 시스템에 대한 구성도.
도2는 도1에 도시된 마스터 프로세서 모듈의 상세 구성도.
도3은 본 고안에 따른 VME 버스를 통한 프로세서간 통신 시스템에 대한 구성도.
도4는 도3에 도시된 마스터 프로세서 모듈의 상세 구성도.
* 도면의 주요 부분에 대한 부호의 설명 *
30 : 마스터 프로세서 모듈 31 : CPU
32 : 어드레스라인 인터페이스부 33 : 어드레스 래치부
34 : 데이타라인 인터페이스부 35 : 제어라인 인터페이스부
36 : 인터럽트/전송응답신호 발생부 40a∼40n : 슬레이브 프로세서 모듈
본 고안은 마스터 프로세서 모듈과 다수의 슬레이브 프로세서 모듈간에 VME 버스를 통하여 데이타를 송수신하는 VME 버스를 통한 프로세서간 통신 시스템에 관한 것으로, 특히 마스터 프로세서 모듈이 슬레이브 프로세서 모듈을 억세스하는 경우에 해당 슬레이브 프로세서 모듈이 응답할 수 없는 상태에 있게 되면 해당 슬레이브 프로세서 모듈에 대한 억세스를 중지하게 함으로써 동작 신뢰성을 향상시키도록 하는 프로세서간 통신 시스템에 관한 것이다.
일반적으로 전전자 교환기 등과 같이 다수의 프로세서를 구비하고 있는 시스템에서는 프로세서들간에 VME 버스를 통하여 통신 동작을 수행하여 데이타를 처리함으로써 시스템의 고유 기능을 발휘한다.
종래의 VME 버스를 통한 프로세서간 통신 시스템은 도1에 도시된 바와 같이 마스터 프로세서 모듈(10)과 다수의 슬레이브 프로세서 모듈(20a∼20n)을 구비하여 이루어 지는데, 마스터 프로세서 모듈(10)과 슬레이브 프로세서 모듈(20a∼20n)은 VME 버스를 통하여 상호 접속되어 통신 동작을 수행한다. 마스터 프로세서 모듈(10)과 슬레이브 프로세서 모듈(20a∼20n)은 어드레스 라인(AL), 데이타 라인(DL) 및 제어라인(CL)을 통해 VME 버스에 접속되어 데이타를 송수신한다.
한편, 마스터 프로세서 모듈(10)은 도2에 도시된 바와 같이 CPU(11), 어드레스라인 인터페이스부(12), 데이타라인 인터페이스부(13), 제어라인 인터페이스부(14) 및 타임아웃신호 발생부(15)를 구비하여 이루어 진다. CPU(11)는 데이타 통신 동작을 관할하고, 어드레스라인 인터페이스부(12)는 어드레스라인(AL)을 정합하여 CPU(11)로부터 인가되는 어드레스를 VME 버스에 전달하여 주고, 데이타라인 인터페이스부(13)는 데이타라인(DL)을 정합하여 CPU(11)와 VME 버스간에 입출력되는 데이타를 전달하며, 제어라인 인터페이스부(14)는 제어라인(CL)을 정합하여 CPU(11)와 VME 버스간에 입출력되는 제어신호를 전달한다. 타임아웃신호 발생부(15)는 CPU(11)가 슬레이브 프로세서 모듈(20a∼20n)을 억세스하기 위하여 VME 버스상에 어드레스 스트로브 신호를 출력한후 소정시간 이내에 슬레이브 프로세서 모듈(20a∼20n)로부터 전송응답신호가 인가되지 않으면 타임아웃신호(VBERR*)를 발생하여 CPU(11)측에 출력한다.
이와 같이 구성된 VME 버스를 통한 프로세서간 통신 시스템은 다음과 같이 동작한다.
예를들어, 마스터 프로세서 모듈(10)이 슬레이브 프로세서 모듈(20a)과 통신하기 위하여 어드레스라인 인터페이스부(12)를 통해 VME버스를 경유하여 슬레이브 프로세서 모듈(20a)측에 해당 슬레이브 프로세서 모듈의 어드레스를 보내고, 해당 어드레스가 유효함을 알리기 위한 어드레스 스트로브 신호를 제어라인 인터페이스부(14)를 통해 슬레이브 프로세서 모듈(20a)측에 전송한후, 읽기/쓰기를 결정하는 쓰기신호를 슬레이브 프로세서 모듈(20a)측에 전송하고, 슬레이브 프로세서 모듈(20a)로 부터의 전송응답신호가 제어라인 인터페이스부(14)를 통해 인가되면 해당 슬레이브 프로세서 모듈(20a)에 대해서 데이타를 읽기/쓰기 함으로써 통신하는 비동기 방식으로 통신한다.
한편, 슬레이브 프로세서 모듈(20a)에는 어드레스 비교부가 구비되어 있어서, 마스터 프로세서 모듈(10)로부터 인가되는 어드레스가 자신의 어드레스 인지를 비교하여 일치하면 일정시간후에 전송응답신호를 마스터 프로세서 모듈(10)측에 송신함으로써 마스터 프로세서 모듈(10)에게 데이타를 읽고 쓰는 것을 허락한다.
이와 같은 과정에서 마스터 프로세서 모듈(10)의 CPU(11)는 슬레이브 프로세서 모듈(20a)의 어드레스를 전송하고 어드레스 스트로브 신호를 슬레이브 프로세서 모듈(20a)측에 전송한 후에 슬레이브 프로세서 모듈(20a)로부터 전송응답신호를 인가받아야 슬레이브 프로세서 모듈(20a)에 대하여 데이타를 읽거나 쓰는 동작을 수행할 수 있고, 해당 슬레이브 프로세서 모듈(20a)이 탈장되어 있거나 기능 상실되어 슬레이브 프로세서 모듈(20a)로부터 전송응답신호를 인가받지 못하면 해당 처리루틴을 빠져나올 수 없다. 이와 같은 현상을 방지하기 위하여, 마스터 프로세서 모듈(10)의 타임아웃신호 발생부(15)는 슬레이브 프로세서 모듈(20a)의 어드레스가 전송되고 어드레스 스트로브 신호가 슬레이브 프로세서 모듈(20a)측에 전송된 후에 타이머를 구동하여, 슬레이브 프로세서 모듈(20a)로부터 소정시간 이내에 전송응답신호가 인가되지 않는 경우에 타임아웃신호(VBERR*)를 발생하여 CPU(11)측에 출력함으로써 CPU(11)를 강제로 리스타트(Restart) 시켜 해당 처리루틴을 빠져 나올 수 있도록 하고 있다.
이상과 같은 종래의 VME 버스를 통한 프로세서간 통신 시스템에서, 마스터 프로세서 모듈(10)의 CPU(11)는 슬레이브 프로세서 모듈의 어드레스를 전송하고 어드레스 스트로브 신호를 슬레이브 프로세서 모듈측에 전송한 후에 슬레이브 프로세서 모듈로부터 소정시간 이내에 전송응답신호가 인가되지 않는 경우에 타임아웃신호 발생부(15)로 부터의 타임아웃신호(VBERR*)에 의하여 강제로 리스타트 됨으로 인하여 기존에 실행하고 있던 모든 정보가 상실되고 처음부터 다시 시작해야 하므로 CPU(11) 입장에서는 리스타트 됨으로 인한 치명적인 손실을 입게되는 문제점이 있다. 또한, 마스터 프로세서 모듈(10)의 CPU(11)가 리스타트 된후에 전송응답신호를 인가받지 못했던 해당 슬레이브 프로세서 모듈을 다시 억세스하게 됨으로 인하여 또 다시 리스타트 되어 시스템에 치명적인 손실을 주는 문제점이 있다.
본 고안에 따른 VME 버스를 통한 프로세서간 통신 시스템은 도3에 도시된 바와 같이 마스터 프로세서 모듈(30)과 다수의 슬레이브 프로세서 모듈(40a∼40n)을 구비하여 이루어 지는데, 마스터 프로세서 모듈(30)과 슬레이브 프로세서 모듈(40a∼40n)은 VME 버스를 통하여 상호 접속되어 통신 동작을 수행한다. 마스터 프로세서 모듈(30)과 슬레이브 프로세서 모듈(40a∼40n)은 어드레스 라인(AL), 데이타 라인(DL) 및 제어라인(CL)을 통해 VME 버스에 접속되어 데이타를 송수신한다.
한편, 마스터 프로세서 모듈(30)은 도4에 도시된 바와 같이 CPU(31), 어드레스라인 인터페이스부(32), 어드레스 래치부(33), 데이타라인 인터페이스부(34), 제어라인 인터페이스부(35) 및 인터럽트/전송응답신호 발생부(36)를 구비하여 이루어 진다. CPU(31)는 데이타 통신 동작을 관할하고, 어드레스라인 인터페이스부(32)는 어드레스라인(AL)을 정합하여 CPU(31)로부터 인가되는 어드레스를 VME 버스에 전달하여 주고, 어드레스 래치부(33)는 CPU(31)로부터 인가받은 어드레스를 래치하였다가 CPU(31)의 요구에 따라 해당 어드레스를 CPU(31)측에 인가한다. 데이타라인 인터페이스부(34)는 데이타라인(DL)을 정합하여 CPU(31)와 VME 버스간에 입출력되는 데이타를 전달하며, 제어라인 인터페이스부(35)는 제어라인(CL)을 정합하여 CPU(31)와 VME 버스간에 입출력되는 제어신호를 전달한다. 인터럽트/전송응답신호 발생부(36)는 CPU(31)가 슬레이브 프로세서 모듈(40a∼40n)을 억세스하기 위하여 VME 버스상에 어드레스 스트로브 신호(VAS*)를 출력한후 소정시간 이내에 슬레이브 프로세서 모듈(40a∼40n)로부터 전송응답신호(VDTACK*)가 인가되지 않으면 인터럽트신호(INT)와 전송응답신호(VDTACK*)를 발생하여 CPU(31)측에 출력한다.
이와 같이 구성된 VME 버스를 통한 프로세서간 통신 시스템은 다음과 같이 동작한다.
예를들어, 마스터 프로세서 모듈(30)이 슬레이브 프로세서 모듈(40a)과 통신하기 위하여 어드레스라인 인터페이스부(32)를 통해 VME버스를 경유하여 슬레이브 프로세서 모듈(40a)측에 해당 슬레이브 프로세서 모듈의 어드레스를 보내고, 해당 어드레스가 유효함을 알리기 위한 어드레스 스트로브 신호(VAS*)를 제어라인 인터페이스부(35)를 통해 슬레이브 프로세서 모듈(40a)측에 전송한후, 읽기/쓰기를 결정하는 쓰기신호(VWR*)를 슬레이브 프로세서 모듈(40a)측에 전송하고, 슬레이브 프로세서 모듈(40a)로 부터의 전송응답신호(VDTACK*)가 제어라인 인터페이스부(35)를 통해 인가되면 해당 슬레이브 프로세서 모듈(40a)에 대해서 데이타를 읽기/쓰기 함으로써 통신한다.
또한, 슬레이브 프로세서 모듈(40a)은 어드레스 비교부를 구비하고 있어서, 마스터 프로세서 모듈(30)로부터 인가되는 어드레스가 자신의 어드레스 인지를 비교하여 일치하면 일정시간후에 전송응답신호(VDTACK*)를 마스터 프로세서 모듈(30)측에 송신함으로써 마스터 프로세서 모듈(30)에게 데이타를 읽고 쓰는 것을 허락한다.
이와 같은 과정에서 마스터 프로세서 모듈(30)의 CPU(31)는 슬레이브 프로세서 모듈(40a)의 어드레스를 전송하고 어드레스 스트로브 신호(VAS*)를 슬레이브 프로세서 모듈(40a)측에 전송한 후에 슬레이브 프로세서 모듈(40a)로부터 전송응답신호(VDTACK*)를 인가받아야 슬레이브 프로세서 모듈(40a)에 대하여 데이타를 읽거나 쓰는 동작을 수행할 수 있는데, 해당 슬레이브 프로세서 모듈(40a)이 탈장되어 있거나 기능 상실되어 슬레이브 프로세서 모듈(40a)로부터 전송응답신호(VDTACK*)를 인가받지 못하면 슬레이브 프로세서 모듈(40a)에 대하여 데이타를 읽거나 쓰는 동작을 수행할 수 없다.
슬레이브 프로세서 모듈(40a)의 어드레스가 전송되고 어드레스 스트로브 신호(VAS*)가 슬레이브 프로세서 모듈(40a)측에 전송되는 경우에, 인터럽트/전송응답신호 발생부(36)는 타이머를 구동하여 슬레이브 프로세서 모듈(40a)로부터 소정시간 이내에 전송응답신호(VDTACK*)가 인가되지 않게 되면 인터럽트신호(INT)를 발생하여 CPU(31)측에 출력함과 동시에 전송응답신호(VDTACK*)를 발생하여 CPU(31)측에 출력한다. 이때, CPU(31)는 인터럽트/전송응답신호 발생부(36)로부터 인터럽트신호(INT)와 전송응답신호(VDTACK*)가 인가되면, 해당 어드레스의 슬레이브 프로세서 모듈(40a)에 대한 처리루틴을 정상적으로 빠져나옴과 동시에 해당 슬레이브 프로세서 모듈(40a)의 어드레스를 어드레스 래치부(33)에 래치시켜, 그후 CPU(31)의 요구에 의해 어드레스 래치부(33)가 전송응답신호(VDTACK*)를 전송하지 않은 어드레스를 CPU(31)에게 알려주도록 함으로써 해당 슬레이브 프로세서 모듈(40a)이 정상적으로 동작하기 전까지는 CPU(31)가 슬레이브 프로세서 모듈(40a)을 억세스하지 못하게 한다.
즉, 본 고안에서는 마스터 프로세서 모듈(30)의 CPU(31)가 억세스 하고자하는 슬레이브 프로세서 모듈의 어드레스를 전송하고 어드레스 스트로브 신호(VAS*)를 슬레이브 프로세서 모듈측에 전송한후 소정시간 이내에 해당 슬레이브 프로세스 모듈로부터 전송응답신호(VDTACK*)가 수신되지 않는 경우에, 인터럽트/전송응답신호 발생부(36)가 인터럽트신호(INT)와 전송응답신호(VDTACK*)를 발생하여 CPU(31)측에 출력함으로써, CPU(31)를 리스타트 시키지 않고 정상적으로 처리루틴으로부터 빠져나오게 하고 해당 슬레이브 프로세서 모듈의 어드레스를 어드레스 래치부(33)에 래치시켜, 전송응답신호(VDTACK*)를 전송하지 않은 해당 어드레스의 슬레이브 프로세서 모듈을 CPU(31)가 억세스 하지 않게 하므로, CPU(31)의 리스타트에 기인하여 처음부터 처리동작을 수행해야 하는 문제점과 다시 해당 슬레이브 프로세서 모듈을 억세스함에 기인한 시스템의 치명적인 손실을 방지하게 된다.
이상 설명한 바와 같이, 본 고안은 마스터 프로세서 모듈이 슬레이브 프로세서 모듈을 억세스하는 경우에 해당 슬레이브 프로세서 모듈이 응답할 수 없는 상태에 있게 되면 해당 슬레이브 프로세서 모듈에 대한 억세스를 중지하므로 동작 신뢰성을 향상시키게 된다.

Claims (1)

  1. 마스터 프로세서 모듈(30)과 다수의 슬레이브 프로세서 모듈(40a∼40n)을 VME 버스를 통해 접속하여 상기 마스터 프로세서 모듈(30)과 슬레이브 프로세서 모듈(40a∼40n) 사이에 데이타를 송수신하는 VME 버스를 통한 프로세서간 통신 시스템에 있어서,
    상기 마스터 프로세서 모듈(30)은 어드레스라인(AL)을 정합하여 인가받은 어드레스를 VME 버스에 전달하는 어드레스라인 인터페이스부(32)와; 인가받은 어드레스를 래치하는 어드레스 래치부(33)와; 데이타라인(DL)을 정합하여 VME 버스에 입출력되는 데이타를 전달하는 데이타라인 인터페이스부(34)와; 제어라인(CL)을 정합하여 VME 버스에 입출력되는 제어신호를 전달하는 제어라인 인터페이스부(35)와; 상기 제어라인 인터페이스부(35)를 통해 VME 버스를 경유하여 상기 슬레이브 프로세서 모듈(40a∼40n)측에 어드레스 스트로브 신호(VAS*)가 출력된후 소정시간 이내에 상기 슬레이브 프로세서 모듈(40a∼40n)로부터 전송응답신호(VDTACK*)가 인가되지 않으면 인터럽트신호(INT)와 전송응답신호(VDTACK*)를 발생하여 출력하는 인터럽트/전송응답신호 발생부(36)와; 상기 어드레스라인 인터페이스부(32)를 통해 VME 버스를 경유하여 상기 슬레이브 프로세서 모듈(40a∼40n)측에 어드레스와 어드레스 스트로브 신호(VAS*)를 전송한후 상기 인터럽트/전송응답신호 발생부(36)로부터 인터럽트신호(INT)와 전송응답신호(VDTACK*)가 인가되면 상기 어드레스를 상기 어드레스 래치부(33)에 래치시키고 처리루틴으로 부터 빠져나오며 그후에 해당 어드레스의 슬레이브 프로세서 모듈(40a∼40n)을 억세스하지 않는 CPU(31)를 구비하는 것을 특징으로 하는 VME 버스를 통한 프로세서간 통신 시스템.
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