KR20170106138A - 브이엠이 보드의 고속데이타 전송장치 방안 - Google Patents
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Abstract
본 고안은 마스터 프로세서 모듈이 슬레이브 프로세서 모듈을 억세스하는 경우에 해당 슬레이브 프로세서 모듈이 응답할 수 없는 상태에 있게 되면 해당 슬레이브 프로세서 모듈에 대한 억세스를 중지하므로 동작 신뢰성을 향상시키게 된다.
Description
본 고안은 마스터 프로세서 모듈과 다수의 슬레이브 프로세서 모듈간에 VME 버스를 통하여 데이타를 송수신하는 VME 버스를 통한 프로세서간 통신 시스템에 관한 것으로, 마스터 프로세서 모듈이 슬레이브 프로세서 모듈을 억세스하는 경우에 해당 슬레이브 프로세서 모듈이 응답할 수 없는 상태에 있게 되면 해당 슬레이브 프로세서 모듈에 대한 억세스를 중지하게 함으로써 동작 신뢰성을 향상시키도록 하는 프로
세서간 통신 시스템에 관한 것이다.
종래의 VME 버스를 통한 프로세서간 통신 시스템에서, 마스터 프로세서 모듈의 CPU는 슬레이브 프로세서 모듈의 어드레스를 전송하고 어드레스 스트로브 신호를 슬레이브 프로세서 모듈측에 전송한 후에 슬레이브 프로세서 모듈로부터 소정시간 이내에 전송응답신호가 인가되지 않는 경우에 타임아웃신호 발생부로부터의 타임아웃신호에 의하여 강제로 리스타트 됨으로 인하여 기존에 실행하고 있던 모든 정보가 상실되고 처음부터 다시 시작해야 하므로 CPU 입장에서는 리스타트 됨으로 인한 치명적인 손실을 입게되는 문제점이 있다. 또한, 마스터 프로세서 모듈의 CPU가 리스타트 된후에 전송응답신호를 인가받지 못했던 해당 슬레이브 프로세서 모듈을 다시 억세스하게 됨으로 인하여 또 다시 리스타트 되어 시스템에 치명적인 손실을 주는 문제점이 있다.
본 고안은 마스터 프로세서 모듈이 슬레이브 프로세서 모듈을 억세스하는 경우에 해당 슬레이브 프로세서 모듈이 응답할 수 없는 상태에 있게 되면 해당 슬레이브 프로세서 모듈에 대한 억세스를 중지하므로동작 신뢰성을 향상시키게 된다.
본 고안은 마스터 프로세서 모듈과 다수의 슬레이브 프로세서 모듈간에 VME 버스를 통하여 데이타를 송수신하는 VME 버스를 통한 프로세서간 통신 시스템에 관한 것으로, 특히 마스터 프로세서 모듈이 슬레이브 프로세서 모듈을 억세스하는 경우에 해당 슬레이브 프로세서 모듈이 응답할 수 없는 상태에 있게 되면 해당 슬레이브 프로세서 모듈에 대한 억세스를 중지하게 함으로써 동작 신뢰성을 향상시키도록 하는
프로세서간 통신 시스템에 관한 것이다.
일반적으로 전전자 교환기 등과 같이 다수의 프로세서를 구비하고 있는 시스템에서는 프로세서들간에 VME 버스를 통하여 통신 동작을 수행하여 데이타를 처리함으로써 시스템의 고유 기능을 발휘한다.
종래의 VME 버스를 통한 프로세서간 통신 시스템은 마스터 프로세서 모듈과 다수의 슬레이브 프로세서 모듈을 구비하여 이루어지는데, 마스터 프로세서 모듈와 슬레
이브 프로세서 모듈은 VME 버스를 통하여 상호 접속되어 통신 동작을 수행한다. 마스터 프로세서 모듈과 슬레이브 프로세서 모듈은 어드레스 라인, 데이타 라인 및
제어라인을 통해 VME 버스에 접속되어 데이타를 송수신한다.
본 고안은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 마스터 프로세서 모듈이 슬레이브 프로세서 모듈을 억세스하는 경우에 해당 슬레이브 프로세서 모듈이 응답할 수 없는 상태에 있게 되면 해당 슬레이브 프로세서 모듈에 대한 억세스를 중지하게 함으로써 동작 신뢰성을 향상시키도록 하는 프로세서간 통신 시스템을 제공하는 데에 목적이 있다.
이와 같은 목적을 달성하기 위한 본 고안은, 마스터 프로세서 모듈과 다수의 슬레이브 프로세서 모듈을 VME 버스를 통해 접속하여 상기 마스터 프로세서 모듈과 슬레이브 프로세서모듈 사이에 데이타를 송수신하는 VME 버스를 통한 프로세서간 통신 시스템에 있어서, 상기마스터 프로세서 모듈은 어드레스라인을 정합하여 인가받은 어드레스를 VME 버스에 전달하는 어드레스라인 인터페이스부와; 인가받은 어드레스를 래치하는 어드레스 래치부와; 데이타라인을 정합하여 VME 버스에 입출력되는 데이타를 전달하는 데이타라인 인터페이스부와; 제어라인을 정합하여 VME 버스에 입출력되는 제어신호를 전달하는 제어라인 인터페이스부와; 상기 제어라인 인
터페이스부를 통해 VME 버스를 경유하여 상기 슬레이브 프로세서 모듈측에 어드레스 스트로브 신호가 출력된후 소정시간 이내에 상기 슬레이브 프로세서 모듈로부터 전송응답신호가 인가되지 않으면 인터럽트신호와 전송응답신호를 발생하여 출력하는 인터럽트/전송응답신호 발생부와; 상기 어드레스라인 인터페이스부를 통해 VME 버스를 경유하여 상기 슬레이브 프로세서 모듈측에 어드레스와 어드레스 스트로브 신호를 전송한후 상기 인터럽트/전송응답신호 발생부로부터 인터럽트신호와 전송응답신호가 인가되면 상기 어드레스를 상기 어드레스 래치부에 래치시키고 처리루틴으로 부터 빠져나오며 그후에 해당 어드레스의 슬레이브 프로세서 모듈을 억세스하지 않는 CPU를 구비하는 것을 특징으로 한다. 이와 같은 구성에 의해 본 고안은 마스터 프로세서 모듈이 슬레이브 프로세서 모듈을 억세스하는 경우에 해당 슬레이브 프로세서 모듈이 응답할 수 없는 상태에 있게 되면 해당 슬레이브 프로세서 모듈에 대한 억세스를 중지하므로 동작 신뢰성을 향상시키게 된다.
본 고안에서는 마스터 프로세서 모듈의 CPU가 억세스 하고자하는 슬레이브 프로세서 모듈의 어드레스를 전송하고 어드레스 스트로브 신호를 슬레이브 프로세서 모듈측에 전송한후 소정시간 이내에 해당 슬레이브 프로세스 모듈로부터 전송응답신호가 수신되지 않는 경우에, 인터럽트/전송응답신호 발생부가 인터럽트신호와 전송응답신호를 발생하여 CPU측에 출력함으로써, CPU를 리스타트 시키지 않고 정상적으로 처리루틴으로부터 빠져나오게 하고 해당 슬레이브 프로세서 모듈의 어드레스를 어드레스 래치부에 래치시켜, 전송응답신호를 전송하지 않은 해당 어드레스의 슬레이브 프로세서 모듈을 CPU가 억세스 하지 않게 하므로, CPU의 리스타트에 기인하여 처음부터 처리동작을 수행해야 하는 문제점과 다시 해당 슬레이브 프로세서 모듈을 억세스함에 기인한 시스템의 치명적인 손실을 방지하게 된다.
이상 설명한 바와 같이, 본 고안은 마스터 프로세서 모듈이 슬레이브 프로세서 모듈을 억세스하는 경우에 해당 슬레이브 프로세서 모듈이 응답할 수 없는 상태에 있게 되면 해당 슬레이브 프로세서 모듈에 대한 억세스를 중지하므로 동작 신뢰성을 향상시키게 된다.
슬레이브 프로세서 모듈의 어드레스가 전송되고 어드레스 스트로브 신호가 슬레이브 프로세서 모측에 전송되는 경우에, 인터럽트/전송응답신호 발생는 타이머를 구동하여 슬레이브 프로세서 모듈로부터 소정시간 이내에 전송응답신가 인가되지 않게 되면 인터럽트신호를 발생하여 CPU측에 출력함과 동시에 전송응답신호를 발생하여 CPU측에 출력한다. 이때, CPU는 인터럽트/전송응답신호 발생부로부터 인터럽트신호와 전송응답신가 인가되면, 해당 어드레스의 슬레이브 프로세서 모듈에 대한 처리루틴을 정상적으로 빠져나옴과 동시에 해당 슬레이브 프로세서 모듈의 어드레스를 어드레스 래치부에 래치시켜, 그후 CPU의 요구에 의해 어드레스 래치부가 전송응답신호를 전송하지 않은 어드레스를 CPU에게 알려주도록 함으로써 해당 슬레이브 프로세서 모듈(40a)이 정상적으로 동작하기 전까지는 CPU가 슬레이브 프로세서 모듈을 억세스하지 못하게 한다.
Claims (1)
- 마스터 프로세서 모듈과 다수의 슬레이브 프로세서 모듈을 VME 버스를 통해 접속하여 상기 마스터 프로세서 모듈과 슬레이브 프로세서 모듈 사이에 데이타를 송수신하는 VME 버스를 통한 프로세서간 통신 시스템에 있어서, 상기 마스터 프로세서 모듈은 어드레스라인을 정합하여 인가받은 어드레스를 VME 버스에 전달하는 어드레스라인 인터페이스부와; 인가받은 어드레스를 래치하는 어드레스 래치부와; 데이타라
인을 정합하여 VME 버스에 입출력되는 데이타를 전달하는 데이타라인 인터페이스부와; 제어라인을 정합하여 VME 버스에 입출력되는 제어신호를 전달하는 제어라인 인터페이스부와; 상기 제어라인 인터페이스부를 통해 VME 버스를 경유하여 상기 슬레이브 프로세서 모듈측에 어드레스 스트로브 신호가 출력된후 소정시간 이내에 상기 슬레이브 프로세서 모듈로부터 전송응답신호가 인가되지 않으면 인터럽트신호와 전송응답신호를 발생하여 출력하는 인터럽트/전송응답신호 발생부와; 상기 어드레스라인 인터페이스부를 통해 VME 버스를 경유하여 상기 슬레이브 프로세서 모듈측에 어드레스와 어드레스 스트로브 신호를 전송한후 상기 인터럽트/전송응답신호 발생부로부터 인터럽트신호와 전송응답신호가 인가되면 상기 어드레스를 상기 어드레스 래치에 래치시키고 처리루틴으로 부터 빠져나오며 그후에 해당 어드레스의 슬레이브 프로세서 모듈을 억세스하지 않는 CPU를 구비하는 것을 특징으로 하는 VME 버스를 통한 프로세서간 통신 시스템
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