KR200165750Y1 - 반도체 소자의 금속배선 - Google Patents

반도체 소자의 금속배선 Download PDF

Info

Publication number
KR200165750Y1
KR200165750Y1 KR2019970033238U KR19970033238U KR200165750Y1 KR 200165750 Y1 KR200165750 Y1 KR 200165750Y1 KR 2019970033238 U KR2019970033238 U KR 2019970033238U KR 19970033238 U KR19970033238 U KR 19970033238U KR 200165750 Y1 KR200165750 Y1 KR 200165750Y1
Authority
KR
South Korea
Prior art keywords
metal wiring
insulating film
semiconductor device
wiring
contact hole
Prior art date
Application number
KR2019970033238U
Other languages
English (en)
Other versions
KR19990019841U (ko
Inventor
박치원
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR2019970033238U priority Critical patent/KR200165750Y1/ko
Publication of KR19990019841U publication Critical patent/KR19990019841U/ko
Application granted granted Critical
Publication of KR200165750Y1 publication Critical patent/KR200165750Y1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 고안은 배선의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선에 관한 것으로서, 기판상에 형성되는 제 1 금속배선과, 상기 제 1 금속배선의 표면이 소정부분 노출되도록 콘택홀을 갖고 차례로 형성되는 제 1 절연막과 전도층 및 제 2 절연막과, 상기 콘택홀의 양측면에 형성되는 절연막 측벽과, 상기 절연막 측벽 사이의 콘택홀 내부에 형성되는 플러그와, 그리고 상기 제 2 절연막상에 상기 플러그를 통해 상기 제 1 금속배선과 전기적으로 연결되도록 형성되는 제 2 금속배선을 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 금속배선
본 고안은 반도체 소자의 금속배선에 관한 것으로, 특히 배선의 신뢰성을 향상시키는데 적당한 반도체 소자의 금속배선에 관한 것이다.
일반적으로 반도체 제조공정시 가장 많이 사용하는 금속재료는 알루미늄과 알루미늄 합금이다. 그 이유는 전기전도성이 좋고, 산화막과의 접착력이 뛰어날 뿐만 아니라 성형하기 쉽기 때문이다.
그러나 상기 배선금속용 알루미늄에 전류를 흐르게 하면, 실리콘과의 접촉지역이나 계단 지역 등의 고전류밀도지역에서 알루미늄 원자의 확산이 일어나, 그 부위의 금속선이 얇아지고 결국은 단락 되는 문제점을 가지고 있다.
그리고 반도체 공정의 고집적화와 함께 선폭의 최소화가 한계에 달하면서 배선의 층수가 늘어가고 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 금속배선을 설명하면 다음과 같다.
도 1은 종래의 반도체 소자의 금속배선을 나타낸 구조단면도이다.
도 1에 도시한 바와 같이 반도체 기판(도면에 도시하지 않음)상에 제 1 금속배선(11)이 형성되고, 상기 제 1 금속배선(11)의 표면이 소정부분 노출되도록 콘택홀을 가지고 절연막(12)이 형성된다.
그리고 상기 콘택홀의 내부에 도전성 플러그(13)가 형성되고, 상기 절연막(12)상에 상기 도전성 플러그(13)를 통해 상기 제 1 금속배선(11)과 전기적으로 연결되도록 제 2 금속배선(14)이 형성된다.
그러나 이와 같은 종래 반도체 소자의 금속배선에 있어서 다음과 같은 문제점이 있었다.
첫째, 배선과 배선을 절연시키는 절연층의 두께가 두꺼우면 배선간에 연결된 콘택저항이 높아져 제품동작에 오류를 발생시킨다.
둘째, 배선과 배선을 절연시키는 절연층의 두께가 얇아지면 배선의 커패시턴스가 커지고, 배선간의 신호간섭(Cross Talk)현상이 발생하여 데이터 오류를 발생시킨다.
본 고안은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 배선간의 콘택저항 및 커패시턴스를 낮출 수 있도록 한 반도체 소자의 금속배선을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 금속배선을 나타낸 구조단면도
도 2는 본 고안에 의한 반도체 소자의 금속배선을 나타낸 구조단면도
도면의 주요 부분에 대한 부호의 설명
21 : 제 1 금속배선 22 : 제 1 절연막
23 : 전도층 24 : 제 2 절연막
25 : 절연막 측벽 26 : 전도성 플러그
27 : 제 2 금속배선
상기와 같은 목적을 달성하기 위한 본 고안에 의한 반도체 소자의 금속배선은 기판상에 형성되는 제 1 금속배선과, 상기 제 1 금속배선의 표면이 소정부분 노출되도록 콘택홀을 갖고 차례로 형성되는 제 1 절연막과 전도층 및 제 2 절연막과, 상기 콘택홀의 양측면에 형성되는 절연막 측벽과, 상기 절연막 측벽 사이의 콘택홀 내부에 형성되는 플러그와, 그리고 상기 제 2 절연막상에 상기 플러그를 통해 상기 제 1 금속배선과 전기적으로 연결되도록 형성되는 제 2 금속배선을 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 고안에 의한 반도체 소자의 금속배선을 상세히 설명하면 다음과 같다.
도 2는 본 고안에 의한 반도체 소자의 금속배선을 나타낸 구조단면도이다.
도 2에 도시한 바와 같이 반도체 기판(도면에 도시되지 않음)상에 제 1 금속배선(21)이 형성되고, 상기 제 1 금속배선(21)의 표면이 소정부분 노출되도록 콘택홀을 갖고 제 1 절연막(22)과 전도층(23) 및 제 2 절연막(24)이 차례로 형성되고, 상기 콘택홀의 양측면에 절연막 측벽(25)이 형성된다.
그리고 상기 절연막 측벽(25) 사이의 콘택홀 내부에 전도성 플러그(26)가 형성되고, 상기 제 2 절연막(24)상에 상기 전도성 플러그(26)를 통해 상기 제 1 금속배선(21)과 전기적으로 연결되도록 제 2 금속배선(27)이 형성된다.
이상에서 설명한 바와 같이 본 고안에 의한 반도체 소자의 금속배선에 있어서 다음과 같은 효과가 있다.
첫째, 절연막사이의 전도층에 의해 배선간의 신호간섭 및 커패시턴스를 낮추어 출력되는 데이터의 오류를 방지할 수 있다.
둘째, 절연막이 얇게 형성되므로 배선간 콘택저항을 줄일 수 잇다.
셋째, 콘택홀의 측면에 절연막 측벽이 형성되어 단차피복성(Step Coverage)을 개선할 수 있다.

Claims (1)

  1. 기판상에 형성되는 제 1 금속배선;
    상기 제 1 금속배선의 표면이 소정부분 노출되도록 콘택홀을 갖고 차례로 형성되는 제 1 절연막과 전도층 및 제 2 절연막;
    상기 콘택홀의 양측면에 형성되는 절연막 측벽;
    상기 절연막 측벽 사이의 콘택홀 내부에 형성되는 플러그; 그리고
    상기 제 2 절연막상에 상기 플러그를 통해 상기 제 1 금속배선과 전기적으로 연결되도록 형성되는 제 2 금속배선을 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선.
KR2019970033238U 1997-11-21 1997-11-21 반도체 소자의 금속배선 KR200165750Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019970033238U KR200165750Y1 (ko) 1997-11-21 1997-11-21 반도체 소자의 금속배선

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019970033238U KR200165750Y1 (ko) 1997-11-21 1997-11-21 반도체 소자의 금속배선

Publications (2)

Publication Number Publication Date
KR19990019841U KR19990019841U (ko) 1999-06-15
KR200165750Y1 true KR200165750Y1 (ko) 2000-01-15

Family

ID=19514741

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019970033238U KR200165750Y1 (ko) 1997-11-21 1997-11-21 반도체 소자의 금속배선

Country Status (1)

Country Link
KR (1) KR200165750Y1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101033982B1 (ko) * 2008-11-14 2011-05-11 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101033982B1 (ko) * 2008-11-14 2011-05-11 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법

Also Published As

Publication number Publication date
KR19990019841U (ko) 1999-06-15

Similar Documents

Publication Publication Date Title
KR970067775A (ko) 반도체 장치
KR950030242A (ko) 반도체장치와 그 제조방법
KR920010904A (ko) 반도체 기억회로 장치와 그 제조방법
KR920018843A (ko) 자기-정합 접점 형성 방법 및 구조
KR20010074536A (ko) 회로기판
KR200165750Y1 (ko) 반도체 소자의 금속배선
KR970072325A (ko) 반도체 장치 및 그 제조 방법
KR970013369A (ko) 반도체집적회로장치의 제조방법 및 반도체집적회로장치
KR950003221B1 (ko) 반도체장치 제조방법
KR100230731B1 (ko) 반도체 디바이스의 콘택 구조 및 그 제조방법
KR100400322B1 (ko) 반도체소자의 형성방법
KR100248805B1 (ko) 반도체 소자의 금속배선 형성방법
KR20030002523A (ko) 금속 배선 형성 방법
KR970017961A (ko) 반도체 집적회로장치 및 그의 제조방법
KR19980070982A (ko) 반도체장치 및 그 제조방법
KR100365746B1 (ko) 콘택저항개선을위한반도체소자제조방법
KR0162140B1 (ko) 콘택 홀 형성방법
KR200309911Y1 (ko) 다층 배선
KR100447982B1 (ko) 반도체소자의금속배선형성방법
KR100728945B1 (ko) 금속라인의 형성방법
KR0172725B1 (ko) 반도체 소자의 다층 금속배선 형성방법
KR19990057892A (ko) 반도체 소자의 콘택 형성 방법
KR100679941B1 (ko) 반도체장치의 콘택 제조방법
KR19990040685A (ko) 반도체 소자의 금속배선 형성방법
KR100198635B1 (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee