KR200149912Y1 - 반도체 패키지 - Google Patents
반도체 패키지 Download PDFInfo
- Publication number
- KR200149912Y1 KR200149912Y1 KR2019960013492U KR19960013492U KR200149912Y1 KR 200149912 Y1 KR200149912 Y1 KR 200149912Y1 KR 2019960013492 U KR2019960013492 U KR 2019960013492U KR 19960013492 U KR19960013492 U KR 19960013492U KR 200149912 Y1 KR200149912 Y1 KR 200149912Y1
- Authority
- KR
- South Korea
- Prior art keywords
- lead
- semiconductor package
- semiconductor chip
- semiconductor
- exposed
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
본 고안은 패키지에 관한 것으로 특히, 방열효율이 높고, 다수의 실장부위를 가지는 반도체 패키지에 관한 것이다. 이를 위하여 본 고안은 반도체 패키지에 있어서, 반도체칩과, 상기 반도체칩의 전기회로를 외부에 연결시키기 위하여 일측에 부착되는 범프와, 상기 펌프에 직접 부착되어 상기 범프와 전기적으로 접속되는 리드와, 상기 리드의 일부분을 노출시키되, 상기 리드의 노출면과 동일면상에서 외부면을 형성하도록 상기 반도체칩과 상기 리드를 밀봉하는 몰딩컴파운드를 구비하여 이루어진다.
Description
제1도는 종래의 반도체 패키지를 설명하기 위한 도면.
제2도는 본 고안에 따른 반도체 패키지에 사용되는 리드프레임의 일부를 나타낸 도면.
제3a도는 본 고안에 따른 반도체 패키지의 단면도.
제3b도는 본 고안에 따른 반도체 패키지의 측면도.
제3c도는 본 고안에 따른 반도체 패키지의 저면도.
* 도면의 주요부분에 대한 부호의 설명
20-1 : 왼쪽리드부분 20-2 : 오른쪽리드부분
21 : 댐바 30 : 반도체칩
31-1 : 저면리드 31-2 : 측면리드
31-3 : 아웃리드 32 : 접착테이프
33 : 범프 34 : 몰딩컴파운드
본 고안은 반도체 패키지에 관한 것으로 특히, 방열효율이 높고, 다수의 실장부위를 가지는 반도체 패키지에 관한 것이다.
제1도는 종래의 반도체 패키지의 일실시예를 나타낸 것으로, 방열부를 구비한 반도체 패키지의 단면을 개략적으로 도시한 것이다.
종래의 반도체 패키지는 반도체칩(10)이 에폭시 수지(11)에 의해 방열판(12) 상단의 소정의 위치에 부착되어 있고, 리드(13)가 방열판(12)의 양측끝에서 접착테이프(14)에 의해 각각 부착되어 있다. 반도체칩(10)은 본딩패드(15)에 연결된 와이어(16)에 의해 리드(13)와 전기적으로 접속되어 있다. 그리고 몰딩컴파운드(17)가 반도체칩(10)고 방열판(12)과 리드(13)의 일부를 밀봉하고 있다. 몰딩컴파운드(17) 외부에 노출된 리드(13)의 아웃부분은 타배선판에 실장이 용이하도록 절곡된 형태를 하고 있다.
그러나 상기와 같이 구성되는 종래의 반도체 패키지는 몰딩 컴파운드의 외부로 노출된 리드의 아웃부분만이 외부의 회로배선판에 실장가능하기 때문에 극히 제한된 실장방법을 가지고 있다. 또한, 방열판이 반도체 패키지 내부에 존재하고, 그 일부분만이 외부로 연결되는 리드에 연결되기 때문에 반도체칩에서 발생되는 열을 충분히 외부로 발산하지 못했다. 그리고 반도체칩과 리드를 일일이 와이어로 본딩해야 한다는 번거로움이 있었다.
본 고안은 이와 같은 문제점을 해결하기 위하여 안출된 것으로, 방열효율이 높고 다수의 실장부위를 가지는 반도체 패키지를 제공하려 하는 것이다.
이를 위하여 본 고안은 반도체 패키지에 있어서, 반도체칩과, 상기 반도체칩의 전기회로를 외부에 연결시키기위하여 일측에 부착되는 범프와, 상기 범프에 직접 부착되어 상기 범프와 전기적으로 리드와, 상기 리드의 일부분을 노출시키되, 상기 리드의 노출면과 동일면상에서 외부면을 형성하도록 상기 반도체칩과 상기 리드를 밀봉하는 몰딩컴파운드르 구비하여 이루어진다.
이하 첨부된 도면을 참고로 본 고안을 자세히 설명하면 다음과 같다.
본 고안에 따른 반도체 패키지를 제조하기 위하여 준비되는 리드프레임은 제2도에 나타낸 바와 같이,형으로 절곡된 구조를 하고 있다. 도면부호(20-1)은 왼쪽리드부분을, (20-2)은 오른쪽리드부분을 나타내고, (21)는 단위 리드프레임을 연속적으로 연결해주는 댐바를 나타낸다.
상기와 같은 구조를 가지는 리드프레임을 사용하여 패키지 공정을 실시하면, 제3a도 내지 제3c도에 도시한 바와 같은 반도체 패키지를 제조할 수 있다.
제3a도는 본 고안에 의한 반도체 패키지의 단면도를, 제3b도는 그 일측면도를, 제3c도는 그 저면도를 나타낸 것이다.
본 고안에 따른 반도체 패키지는형으로 절곡된 리드(31)상에 반도체칩(30)이 접착테이프(32)에 의해 고정되어 있다. 또한, 반도체칩(30)은 리드에 형성된 범프(33)에 부착되어 리드(31)와 전기적으로 접속되어 있다. 그리고 몰딩컴파운드(34)가 리드(31)를 노출시키되, 리드(31)의 노출면과 동일면상에서 외부면을 형성하도록 반도체칩(30)과 리드(31)를 밀봉하고 있다. 도면에 보인 바와 같이, 저면리드(31-1)와 측면리드(31-2)의 노출면은 몰딩컴파운트(34)의 외부면과 동일면상에 위치함으로써 반도체 패키지의 틀을 형성하고 있다. 또한, 측면리드(31-2)의 상단에 위치한 리드부분은 몰딩컴파운드의 외부로 돌출되어 아웃리드(31-3)가 된다. 따라서 몰딩컴파운드의 저면과 측면에서 외부로 노출된 저면리드(31-1)와 측면리드(31-2), 몰딩컴파운드의 측면 외부로 돌출된 아웃리드(31-3)는 모두 실장이 가능한 실장부위가 된다.
상기와 같은 반도체 패키지의 제조공정을 설명하면 다음과 같다.
우선 제2도에 나타낸 바와 같은 리드프레임의 상단에 반도체칩을 고정하기 위한 접착테이프를 형성하고, 반도체칩과의 전기적 연결을 위한 범프를 형성한다. 이때 범프는 전도성이 우수한 재질로 형성한다. 이후, 반도체칩의 본딩패드와 범프의 위치를 일치시킴과 동시에 접착테이프로 반도체칩을 리드프레임에 고정시킨다. 그다음, 열공정에 의해 반도체칩의 본딩패드와 범프를 접착시켜서 리드프레임에 반도체칩을 전기적으로 접속시킨다. 이어서, 몰딩컴파운드를 사용하여 반도체칩과 리드프레임을 밀봉한다. 이때 리드가 몰딩컴파운드와 함께 반도체 패키지의 외형틀을 형성할 수 있도록 한다. 따라서, 반도체칩이 부착되지 않은 리드의 다른 판면이 모두 노출되는 것이다.
이 실시예에서는형상의 리드를 사용하였지만, 소정형상의 리드프레임을 사용하면 다양한 실장부위를 가지는 반도체패키지를 제조할 수 있다.
상술한 바와 같이, 본 고안에 의한 반도체 패키지는 리드의 일면이 모두 외부로 노출되기 때문에 다수의 실장부위를 가질 수 있다. 또한 노출된 리드들은 반도체칩에서 발생된 열을 전달받아 외부로 방출하기 때문에 노출된 면적만큼 방열효과를 높일 수 있다. 그리고 본 고안은 와이어 본딩 공정이 생략되기 때문에 반도체 제조시 생산성을 향상시킬 수 있다.
Claims (2)
- 반도체 패키지에 있어서, 반도체칩과, 상기 반도체 칩과 전기적으로 접속되는 리드와, 상기 리드를 저면 및 측면에서 노출시키되, 상기 리드의 노출면과 동일면상에서 외부면을 형성하도록 상기 반도체칩과 상기 리드를 밀봉하는 몰딩컴파운드를 구비하여 이루어지는 반도체 패키지.
- 제1항에 있어서, 상기 리드는형의 구조를 가지는 것이 특징인 반도체 패키지.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2019960013492U KR200149912Y1 (ko) | 1996-05-29 | 1996-05-29 | 반도체 패키지 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2019960013492U KR200149912Y1 (ko) | 1996-05-29 | 1996-05-29 | 반도체 패키지 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970064215U KR970064215U (ko) | 1997-12-11 |
KR200149912Y1 true KR200149912Y1 (ko) | 1999-06-15 |
Family
ID=19457084
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR2019960013492U KR200149912Y1 (ko) | 1996-05-29 | 1996-05-29 | 반도체 패키지 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR200149912Y1 (ko) |
-
1996
- 1996-05-29 KR KR2019960013492U patent/KR200149912Y1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR970064215U (ko) | 1997-12-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR970006533B1 (ko) | 반도체장치 및 그 제조방법 | |
US5808359A (en) | Semiconductor device having a heat sink with bumpers for protecting outer leads | |
US6853070B2 (en) | Die-down ball grid array package with die-attached heat spreader and method for making the same | |
JP2547449B2 (ja) | 合成樹脂被覆ピングリッドアレイパワーパッケイジ | |
JPH08213536A (ja) | パッケージの一面に露出した半導体ダイ取付けパッドを有するダウンセットされたリードフレームおよびその製造方法 | |
US6677665B2 (en) | Dual-die integrated circuit package | |
US6639306B2 (en) | Semiconductor package having a die pad with downward-extended tabs | |
JP2651427B2 (ja) | 半導体装置の製造方法 | |
KR200149912Y1 (ko) | 반도체 패키지 | |
KR100262811B1 (ko) | 에어 캐비티를 가지는 플라스틱 패키지 및 그 제조방법 | |
JPH09312372A (ja) | 半導体装置の製造方法 | |
JP2004273946A (ja) | 半導体装置 | |
US6061242A (en) | Die paddle heat sink with thermal posts | |
KR0124827Y1 (ko) | 기판실장형 반도체 패키지 | |
JP3599566B2 (ja) | 半導体装置の製造方法 | |
KR200167587Y1 (ko) | 반도체 패캐이지 | |
KR200169730Y1 (ko) | 반도체 패키지의 리드프레임 | |
KR200245729Y1 (ko) | 반도체패키지구조 | |
KR20000004424A (ko) | 스택 칩 패키지 | |
KR0141945B1 (ko) | 방열판을 갖는 리드 프레임 및 이를 이용한 반도체 패키지 | |
KR0159965B1 (ko) | 히트싱크가 내장된 반도체 패키지 | |
JPH02189959A (ja) | 半導体装置 | |
JPS61194861A (ja) | 樹脂封止型半導体装置 | |
JP2504262Y2 (ja) | 半導体モジュ―ル | |
KR20000034120A (ko) | Loc형 멀티 칩 패키지와 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
REGI | Registration of establishment | ||
FPAY | Annual fee payment |
Payment date: 20050221 Year of fee payment: 7 |
|
LAPS | Lapse due to unpaid annual fee |