KR20010104479A - 반도체 소자 및 그의 제조 방법 - Google Patents

반도체 소자 및 그의 제조 방법 Download PDF

Info

Publication number
KR20010104479A
KR20010104479A KR1020000023273A KR20000023273A KR20010104479A KR 20010104479 A KR20010104479 A KR 20010104479A KR 1020000023273 A KR1020000023273 A KR 1020000023273A KR 20000023273 A KR20000023273 A KR 20000023273A KR 20010104479 A KR20010104479 A KR 20010104479A
Authority
KR
South Korea
Prior art keywords
region
conductivity type
well region
scribe lane
chip
Prior art date
Application number
KR1020000023273A
Other languages
English (en)
Other versions
KR100370155B1 (ko
Inventor
김하중
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR10-2000-0023273A priority Critical patent/KR100370155B1/ko
Priority to US09/820,217 priority patent/US6773976B2/en
Publication of KR20010104479A publication Critical patent/KR20010104479A/ko
Application granted granted Critical
Publication of KR100370155B1 publication Critical patent/KR100370155B1/ko
Priority to US10/865,845 priority patent/US7026704B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명은 소자 제조 공정중에 발생되는 플라즈마 차징 데미지(plasma charging damage)를 감소시키기 위한 반도체 소자 및 그의 제조 방법에 관한 것으로, 그 구조는 제 1 도전형의 반도체 기판;상기 반도체 기판에 형성되는 칩들의 개별화 공정시에 그 분리 영역이되는 스크라이브 레인 영역;상기 스크라이브 레인 영역을 제외한 칩 영역들의 전체에 형성되는 제 2 도전형의 딥 웰 영역;상기 딥 웰 영역내에 형성되는 제 2 도전형의 웰 영역 또는 제 1 도전형의 웰 영역들을 포함하여 구성된다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor Device and Method for fabricating the same}
본 발명은 반도체 소자의 격리에 관한 것으로, 특히 소자 제조 공정중에발생되는 플라즈마 차징 데미지(plasma charging damage)를 감소시키기 위한 반도체 소자 및 그의 제조 방법에 관한 것이다.
도 1은 종래 기술의 반도체 소자의 구조 및 플라즈마 차징에 의한 전류 경로를 나타낸 단면도이다.
도 1은 p형 반도체 기판에 웰을 형성하는 경우의 단면 구성을 나타낸 것으로 트윈웰 형성시에 p형 반도체 기판(2)에 n형 웰(4)이 필요한 곳에만 선택적으로 형성된다.
그리고 트리플 웰 구조에서는 선택적으로 딥 n형 웰(5)이 형성된후 딥 n형 웰(5)내에 p형 웰(3)이 형성된다.
그러므로 트윈웰 또는 트리플 웰의 어느 경우에나 제조 공정중에 사용되는 플라즈마(1) 차지에 의한 전류 경로가 다음과 같이 구성된다.
p형 웰(3)-p sub(2)-p형 웰(3) 또는 p형 웰(3)-p sub(2)-n형 웰(4)로 구성된다.
이와 같은 전류 경로의 중간에 게이트 산화막을 포함하는 소자 예를들면, MOSFET가 존재한다면 이들 소자의 게이트 산화막은 플라즈마(1) 차지에 의한 데미지를 입을 수 있다.
일반적으로 플라즈마 장비를 이용하여 반도체 소자 제조 공정을 진행하는 경우 예를들면, 게이트 패터닝을 위한 식각 공정, 금속 식각, ILD(InterLayer Dielectric) 공정, IMD(Inter Metal Dielectric) 공정 P/R 애싱(ashing)을 진행할때 장비의 특성에 관계된 플라즈마(1) 상태의 전하 불균일로 인하여 공정 진행중에게이트 산화막에 전압이 인가된다.
플라즈마의 전하 불균일은 웨이퍼상에서의 트랜지스터의 위치에 따라 게이트에 서로 다른 양의 전하가 쌓이게 만들고 이들 게이트에 쌓인 전하는 MOS 커패시터에서 게이트 산화막에 전압을 유도한다.
이러한 전압은 게이트 산화막을 통하여 FN(Fowler Nordheim) 터널링 전류가 흐르게 하는 원인이된다.
이와 같이 게이트 산화막을 통하여 흐르는 전류는 게이트 산화막에 비가역적인 데미지를 주게된다.
게이트 산화막에 가해지는 데미지는 게이트 산화막이 절연체로서 갖는 특성을 파괴시키거나 저하시키므로써 트랜지스터가 정상적으로 동작하지 못하게 하는데 이를 플라즈마 차징 데미지(plasma charging damage) 효과라 한다.
예를들어 웨이퍼상에서 어느 부분에서는 (-)전하 밀도가 높고 다른 부분에서는 (+)전하 밀도가 높다면 도 1의 (6) 또는 (7)과 같은 전류 경로가 형성되어 전류가 흐르게 된다.
통상적으로 한 칩내에서는 각각의 트랜지스터들이 지리적으로 가까이 위치하고 있으므로 이들 게이트들에 쌓이는 전하 밀도의 차이는 서로 다른 칩들에 위치하는 트랜지스터간의 게이트 전하 밀도의 차이에 비해 상대적으로 매우 작다.
그러므로 대부분의 플라즈마 차징 데미지는 동일 칩 또는 인접한 칩간에 형성된 전류 경로에 의해 일어나는 것이 아니고 비교적 먼거리에 있는 칩 들사이에 형성된 전류 경로를 통하여 발생된다.
이와 같은 p형 반도체 기판이 아닌 n형 반도체 기판을 사용하는 경우에도 도전형만 다르고 동일한 플라즈마 차징 데미지 효과를 갖는다.
이와 같은 종래 기술의 반도체 소자는 다음과 같은 문제가 있다.
서로 다른 칩 형성 영역에 존재하는 웰들 간에 전류 경로가 형성될 수 있어 소자 제조 공정중에 플라즈마에 의한 차지에 의해 게이트 산화막의 열화가 발생될 수 있다.
이와 같은 게이트 산화막의 열화는 게이트 산화막이 절연체로서 갖는 특성을 파괴시키거나 저하시키므로써 트랜지스터가 정상적으로 동작하지 못하게 하여 소자의 신뢰성을 저하시킨다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 문제를 해결하기 위한 것으로, 소자 제조 공정중에 발생되는 플라즈마 차징 데미지(plasma charging damage)를 감소시키기 위한 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 반도체 소자의 구조 및 플라즈마 차징에 의한 전류 경로를 나타낸 단면도
도 2는 본 발명에 따른 칩 격리 방법을 적용하기 위한 웨이퍼 평면 구성도
도 3은 본 발명에 따른 반도체 소자의 구조 및 플라즈마 차징에 의한 전류 경로를 나타낸 단면도
도면의 주요 부분에 대한 부호의 설명
21. 웨이퍼 22. 스크라이브 레인 영역
23. 칩 형성 영역 24. 플라즈마
25. p형 웰 26. n형 웰
27. 딥 n형 웰 28. 차단된 전류 경로
29. 반도체 기판
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 제 1 도전형의 반도체 기판;상기 반도체 기판에 형성되는 칩들의 개별화 공정시에 그 분리 영역이되는 스크라이브 레인 영역;상기 스크라이브 레인 영역을 제외한 칩 영역들의 전체에 형성되는 제 2 도전형의 딥 웰 영역;상기 딥 웰 영역내에 형성되는 제 2 도전형의 웰 영역 또는 제 1 도전형의 웰 영역들을 포함하여 구성되는 것을 특징으로하고, 본 발명에 따른 반도체 소자의 제조 방법은 제 1 도전형의 반도체 기판을 준비하는 단계;상기 반도체 기판을 칩 형성 영역들과 상기 칩 형성 영역들을 개별화하는 공정시에 분리 영역을 사용되는 스크라이브 레인 영역으로 정의하는 단계;상기 스크라이브 레인 영역을 제외한 모든 칩 형성 영역이 오픈되도록 마스크를 형성하는 단계;상기 마스크를 이용하여 칩 형성 영역에 제 2 도전형의 딥 웰 영역을 형성하는 단계;상기 마스크를 제거하고 상기 딥 웰 영역내에 제 2 도전형의 웰 영역 및 제 1 도전형의 웰 영역을 선택적으로 형성하는 단계를 진행한후에 후속 공정을 진행하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자 및 그의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 칩 격리 방법을 적용하기 위한 웨이퍼 평면 구성도이고, 도 3은 본 발명에 따른 반도체 소자의 구조 및 플라즈마 차징에 의한 전류 경로를 나타낸 단면도이다.
먼저, 웨이퍼(21)는 평면 구성에서 보면 실제 소자가 형성되는 칩 형성 영역(23)과 상기 칩 형성 영역(23)들을 개별화하는 공정시에 절단 영역이 되는 스크라이브 레인 영역(22)으로 크게 나누어진다.
본 발명에 따른 반도체 소자는 이와 같이 나누어진 웨이퍼(21)의 칩 형성 영역(23)에 딥 웰 영역을 형성하여 플라즈마 차징 데미지를 억제한 것으로 단면 구성은 다음과 같다.
도 3에서와 같이, 제 1 도전형 예를들면, p형의 반도체 기판(29)에 정의된칩 형성 영역들(Chip1)(Chip2)(Chip3)사이에 스크라이브 레인 영역(22)이 구성되고 각각의 칩 형성 영역들에는 제 2 도전형 예를들면, 딥 n형 웰(27)이 형성된다.
그리고 상기 딥 n형 웰(27) 영역내에 p형 웰(25) 및 n형 웰(26)이 형성된다.
이와 같이 스크라이브 레인 영역(22)을 제외한 칩 형성 영역(23)의 전체에 기판과 반대 도전형의 딥 웰 영역이 형성되어 후속되는 플라즈마 장비를 이용한 공정시에 플라즈마의 전계 불안정에 따른 플라즈마 차징 데미지 효과가 억제된다.
즉, 플라즈마(24)가 웨이퍼(21)에 인접하게 되는 경우 스크라이브 레인 영역(22)은 기판과 동일 도전형이고 칩 형성 영역(23)의 모든 둘레에 형성되어 있어 각각의 딥 n형 웰(27) 영역들은 서로 격리되고 또한, 딥 n형 웰(27) 영역내에 형성되는 p형 웰(25) 영역과 n형 웰(26) 영역은 서로 분리 형성되어 있어 각각의 칩 형성 영역(23)들간에는 모든 방향에서 역방향 pn 접합이 형성되어 차단된 전류 경로(28)만이 존재하게 된다.
이와 같은 본 발명에 따른 반도체 소자의 형성 공정은 제 1 도전형 예를들면 p형의 반도체 기판(29)을 준비하여 상기 반도체 기판(29)을 칩 형성 영역(23)들과 상기 칩 형성 영역(23)들을 개별화하는 공정시에 분리 영역을 사용되는 스크라이브 레인 영역(22)으로 정의한다.
이어, 상기 스크라이브 레인 영역(22)을 제외한 모든 칩 형성 영역(23)이 오픈되도록 마스크(도면에 도시하지 않음)를 형성한다.
그리고 상기 마스크를 이용하여 칩 형성 영역(23)에 제 2 도전형 예를들면, n형의 불순물을 주입하여 딥 n형 웰(27) 영역을 형성한다.
이어, 상기 마스크를 제거하고 상기 딥 n형 웰(27) 영역내에 p형 웰(25)과 n형 웰(26) 영역을 형성한다.
그리고 상기와 같은 공정으로 칩 형성 영역(23)간의 격리 공정을 진행한후에 후속 공정을 진행한다.
이와 같은 공정에 의해 본 발명에 따른 반도체 소자는 딥 n형 웰(27)과 p형 반도체 기판(29)에 의한 npn 접합에 의해 각각의 칩 형성 영역(23)들이 전기적으로 격리된다.
상기 칩 형성 영역(23)들이 전기적으로 격리된다는 의미는 칩들간에 어느 방향으로도 전류 경로(current path)가 형성될 수 없다는 것을 뜻한다.
도 3의 차단된 전류 경로(28)는 n형 웰(26) ↔딥 n형 웰(27) ↔p형 반도체 기판(29) ↔딥 n형 웰(27) ↔n형 웰(26)로 이루어진 전류 경로를 나타내고 있는데, npn의 접합 구조를 갖고 있어 어느 방향으로나 역방향 pn 접합을 포함하므로 전류가 흐를 수 없다.
즉, 웰들간의 어떤 조합의 경우에도 전류 경로가 형성되지 않는다.
따라서, 웨이퍼 단위(wafer level)의 플라즈마 차지의 불균일이 존재한다하여도 서로 이웃하는 칩들간에는 플라즈마 전류가 웨이퍼의 서브스트레이트를 통하여는 흐를 수가 없다.
그러므로 플라즈마 차징 데미지 효과에 의한 게이트 산화막의 열화는 없다.
물론, 칩 단위(chip level)의 플라즈마 차지의 불균일은 존재할 수 있어 이에 의한 데미지가 있을 수 있다.
그러나 통상적으로 한 칩내에서는 각각의 트랜지스터들이 지리적으로 가까이 위치하고 있으므로 이들 게이트들에 쌓이는 전하 밀도의 차이는 서로 다른 칩들에 위치하는 트랜지스터간의 게이트 전하 밀도의 차이에 비해 상대적으로 매우 작다.
그러므로 칩 레벨에서의 플라즈마 차지의 불균일에 의한 데미지는 크지 않다.
이와 같은 본 발명에 따른 반도체 소자 및 그의 제조 방법은 다음과 같은 효과가 있다.
서로 다른 칩 형성 영역에 존재하는 웰들 간에 플라즈마 차지의 불균일에 의한 전류 경로를 차단하여 소자 제조 공정중에 플라즈마에 의한 차지에 의해 게이트 산화막의 열화를 막는다.
이는 게이트 산화막이 절연체로서 갖는 특성을 그대로 유지시켜 소자의 신뢰성을 높이는 효과가 있다.
또한, 게이트 산화막의 파괴에 의한 수율 저하를 막아 생산성을 높이고 플라즈마 데미지를 막기 위한 보호 다이오드(protection diode)를 사용하지 않으므로 칩의 집적도를 높인다.

Claims (5)

  1. 제 1 도전형의 반도체 기판;
    상기 반도체 기판에 형성되는 칩들의 개별화 공정시에 그 분리 영역이 되는 스크라이브 레인 영역;
    상기 스크라이브 레인 영역을 제외한 칩 형성 영역들의 전체에 형성되는 제 2 도전형의 딥 웰 영역;
    상기 딥 웰 영역내에 형성되는 제 2 도전형의 웰 영역 또는 제 1 도전형의 웰 영역들을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 스크라이브 레인 영역과 딥 웰 영역에 의해 각각의 칩 형성 영역들간에는 모든 방향에서 역방향 pn 접합이 형성되어 전류 경로가 차단되는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서, 각각의 딥 웰 영역들은 스크라이브 레인 영역에 의해 각각 격리되는 것을 특징으로 하는 반도체 소자.
  4. 제 1 도전형의 반도체 기판을 준비하는 단계;
    상기 반도체 기판을 칩 형성 영역들과 상기 칩 형성 영역들을 개별화하는 공정시에 분리 영역을 사용되는 스크라이브 레인 영역으로 정의하는 단계;
    상기 스크라이브 레인 영역을 제외한 모든 칩 형성 영역이 오픈되도록 마스크를 형성하는 단계;
    상기 마스크를 이용하여 칩 형성 영역에 제 2 도전형의 딥 웰 영역을 형성하는 단계;
    상기 마스크를 제거하고 상기 딥 웰 영역내에 제 2 도전형의 웰 영역 및 제 1 도전형의 웰 영역을 선택적으로 형성하는 단계를 진행한후에 후속 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서, 플라즈마 장비를 이용한 후속 공정 진행시에 스크라이브 레인 영역과 딥 웰 영역에 의해 각각의 칩 형성 영역들간에는 모든 방향에서 역방향 pn 접합이 형성되어 전류 경로가 차단되도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR10-2000-0023273A 2000-05-01 2000-05-01 반도체 소자 및 그의 제조 방법 KR100370155B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2000-0023273A KR100370155B1 (ko) 2000-05-01 2000-05-01 반도체 소자 및 그의 제조 방법
US09/820,217 US6773976B2 (en) 2000-05-01 2001-03-29 Semiconductor device and method for manufacturing the same
US10/865,845 US7026704B2 (en) 2000-05-01 2004-06-14 Semiconductor device for reducing plasma charging damage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0023273A KR100370155B1 (ko) 2000-05-01 2000-05-01 반도체 소자 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20010104479A true KR20010104479A (ko) 2001-11-26
KR100370155B1 KR100370155B1 (ko) 2003-01-29

Family

ID=19667817

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0023273A KR100370155B1 (ko) 2000-05-01 2000-05-01 반도체 소자 및 그의 제조 방법

Country Status (2)

Country Link
US (2) US6773976B2 (ko)
KR (1) KR100370155B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE518797C2 (sv) * 2000-07-19 2002-11-19 Ericsson Telefon Ab L M Effekt-LDMOS-transistor innefattande ett flertal parallellkopplade transistorsegment med olika tröskelspänningar
TWI228245B (en) * 2003-10-17 2005-02-21 Au Optronics Corp System for integrating a circuit on an isolation layer and method thereof
KR101665794B1 (ko) * 2014-12-22 2016-10-13 현대오트론 주식회사 다이 기반의 차량 제어기 전용 반도체 설계 방법 및 이에 의해 제조되는 차량 제어기 전용 반도체

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3027864B2 (ja) * 1991-04-02 2000-04-04 富士電機株式会社 半導体装置の製造方法
JP3182885B2 (ja) * 1992-06-17 2001-07-03 株式会社デンソー 半導体装置の製造方法
US5698454A (en) * 1995-07-31 1997-12-16 Ixys Corporation Method of making a reverse blocking IGBT
JPH1070243A (ja) * 1996-05-30 1998-03-10 Toshiba Corp 半導体集積回路装置およびその検査方法およびその検査装置
US5998282A (en) 1997-10-21 1999-12-07 Lukaszek; Wieslaw A. Method of reducing charging damage to integrated circuits in ion implant and plasma-based integrated circuit process equipment
KR100295637B1 (ko) * 1997-12-29 2001-10-24 김영환 반도체웨이퍼의구조및반도체칩의제조방법
US6156596A (en) * 1998-12-10 2000-12-05 United Microelectronics Corp. Method for fabricating a complementary metal oxide semiconductor image sensor

Also Published As

Publication number Publication date
US20040222454A1 (en) 2004-11-11
KR100370155B1 (ko) 2003-01-29
US20010040265A1 (en) 2001-11-15
US6773976B2 (en) 2004-08-10
US7026704B2 (en) 2006-04-11

Similar Documents

Publication Publication Date Title
US8354316B2 (en) Reduced mask configuration for power mosfets with electrostatic discharge (ESD) circuit protection
US6013927A (en) Semiconductor structures for suppressing gate oxide plasma charging damage and methods for making the same
US20020185688A1 (en) CMOS output with enhanced ESD protection using drain side implantation
US6855611B2 (en) Fabrication method of an electrostatic discharge protection circuit with a low resistant current path
JPH04229649A (ja) 自己整合珪素化ｃｍｏｓ工程中にｅｓｄ保護用ｎチャネルクランプを製造する方法及びこのようなクランプを有する集積回路装置
KR20100069456A (ko) 반도체 소자 및 그 제조 방법
US6835624B2 (en) Semiconductor device for protecting electrostatic discharge and method of fabricating the same
US5998282A (en) Method of reducing charging damage to integrated circuits in ion implant and plasma-based integrated circuit process equipment
US6329697B1 (en) Semiconductor device including a charge-dispersing region and fabricating method thereof
KR100370155B1 (ko) 반도체 소자 및 그의 제조 방법
US11605627B2 (en) Systems and methods for protecting a semiconductor device
KR20010020241A (ko) 모스 트랜지스터를 포함한 반도체 장치
US11264486B2 (en) Semiconductor structure and method of fabricating the semiconductor structure
JPH0473938A (ja) 半導体装置の製造方法
US6563189B1 (en) Method of adding Zener zap aluminum bridged anti-fuses to a tungsten plug process
KR100261165B1 (ko) 반도체소자 및 그의 제조방법
KR101158148B1 (ko) 금속 산화물 집적회로의 제조방법
KR100270956B1 (ko) 오픈 드레인 입출력단을 구비한 반도체 소자 및 그 제조방법
JPS6394667A (ja) 半導体集積回路
JP3132480B2 (ja) 半導体装置の製造方法
KR100302600B1 (ko) 반도체장치제조방법
US9406774B1 (en) Field effect transistor and method of making
CN114695321A (zh) 高压隔离微电子器件
JPS6237822B2 (ko)
KR19990026244A (ko) 콘텍트 홀 형성의 이원화

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111221

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee