CN114695321A - 高压隔离微电子器件 - Google Patents
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Abstract
本申请涉及高压隔离微电子器件。一种方法(300)形成微电子器件(100)的高压部件的第一电压节点(110)。该方法还形成多个电介质层(112)。该方法还在第四位置中形成微电子器件的高压部件的第二电压节点(108)，使得多个电介质层位于第一电压节点与第二电压节点之间。在形成第二电压节点步骤期间，在相对于第二电压节点向外定位的区域中将多个电介质层中的第三层(114)的一部分去除，以暴露该区域中的多个电介质层中的第二层(116)。
Description
相关申请的交叉引用
不适用
技术领域
示例性实施例涉及微电子器件中的高压部件，例如集成电路(IC单数、IC复数)。
背景技术
高压微电子器件，有时称为或包括隔离器件，可以经受100至1000VRMS或更大的电压差。高压微电子器件通常包括内部电分离，其可以在单个或多个IC封装内。包括隔离以防止隔离部分之间的电流流动，同时通常允许在隔离部分之间传输AC信号。例如，AC信号可以通过内部电容器两端的大电压差来实现，由于大电压差，内部电容器有时被称为高压电容器。隔离IC也可以用于内部噪声抑制或电路保护，或用于安全目的以防止对包含该IC的设备附近的人员造成高压伤害。实际上，通常隔离IC由定位在IC封装的第一侧上的第一组高压引脚和定位在IC封装的相对的第二侧上的第二组低压引脚构成，两组电压引脚之间具有内部隔离。其他设计考虑可能适用于封装本身，以减少高压引脚与低压引脚之间产生电弧的机会，例如在测试IC封装期间。隔离IC也可以用于各种应用，包括工业、建筑和气候控制、安全系统、交通、医疗、机器人、电机、数字转换器、电信等。
隔离IC的高差分金属节点之间的隔离有时通过多个电介质层来实现。例如，来自高电压节点和低电压节点以及在高电压节点与低电压节点之间的电介质堆叠可以首先包括靠近高电压节点的相对薄的第一带隙电介质层，例如氮化硅(SiN)，接着是相对厚的第二较高带隙电介质，接着是在较厚的较高带隙电介质与低电压节点之间的甚至更厚的最高带隙电介质的第三层(或形成第三层的层的堆叠)。每层的带隙(电子迁移率)不同，因此每层通过在薄层(例如，SiN)的较低带隙与较厚层的较高带隙之间进行权衡而提供一定程度的击穿保护。
虽然前述方法通常在较高电压节点与较低电压节点之间的方向(通常称为垂直方向)上减少或提供受控击穿，但是电荷可能泄漏到薄的第一带隙电介质层中并且还会横向扩散。因此，虽然薄的第一带隙层可能不会由于上面描述的其它层的添加而在垂直方向上失效，但是它反而可能会在跨越较高电压金属节点与较低电压金属节点之间的层中不期望地横向泄漏或失效。
因此，本文档中提供的示例性实施例可以改进某些上面的概念，如下面进一步详细描述的。
发明内容
在一个实施例中，一种方法形成微电子器件的高压部件的第一电压节点。该方法还形成多个电介质层，包括：(i)在相对于第一电压节点固定的第一位置中形成多个电介质层中的第一层，该第一层具有第一厚度和第一带隙；(ii)在第二位置中形成多个电介质层中的第二层，使得第一层位于第二层与高电压节点之间，第二层具有第二厚度和第二带隙；以及(iii)在第三位置中形成多个电介质层中的第三层，使得第二层位于第三层与高电压节点之间，第三层具有第三厚度和第三带隙。该方法还在第四位置中形成微电子器件的高压部件的第二电压节点，使得多个电介质层位于第一电压节点与第二电压节点之间，其中在形成第二电压节点步骤期间，相对于第二电压节点向外定位的区域中的第三层的一部分被去除，以暴露该区域中的第二层。
在另一个实施例中，一种方法形成微电子器件的高压部件的第一电压节点。该方法还形成与第一电压节点相邻的多个电介质层。多个电介质层包括：(i)第一电介质层，其在多个电介质层中距离第一电压节点最远；以及(ii)第二电介质层，其邻接第一电介质层且相对于第一电介质层更靠近第一电压节点。该方法还形成与第一电介质层相邻的微电子器件的高压部件的第二电压节点，包括蚀刻金属层以提供第二电压节点，其中蚀刻完全蚀刻穿过第一电介质层，以在相对于第二电压节点横向的区域中暴露第二电介质层。
在另一个实施例中，存在一种微电子器件。该器件包括第一电压节点和与第一电压节点相邻的多个电介质层。该器件还包括第二电压节点，该第二电压节点被定位成使得多个电介质层位于第一电压节点与第二电压节点之间。多个电介质层包括：第一电介质层，其邻接第一电压节点且具有比第一电压节点长度大的长度，并且包括延伸到第二电介质层的侧壁；第二电介质层，其位于多个电介质层中且邻接第一电介质层，该侧壁具有不与第一电压节点的侧壁平行的形状。
还公开并要求保护其他方面。
附图说明
图1示出包含高压部件的示例性实施例微电子器件100的横截面。
图2A至图2G是在连续制造阶段中描绘的图1微电子器件的截面图。
图3是与图2A至图2G所示的制造步骤相关的方法300的流程图。
具体实施方式
图1示出包含高压部件的示例性实施例微电子器件100的横截面。在本示例中，微电子器件100被描述为IC，并且考虑其他配置诸如独立部件或混合电路。首先介绍和描述微电子器件100的各个方面，而随后的图2A至图2G还示出在形成这些方面中的某些方面时的连续步骤。
微电子器件100与衬底102结合形成，例如半导体(例如，硅)晶片的一部分。微电子器件100包括高压部件，示出为高压电容器104，并且还可以包括低压部件，示出为金属氧化物半导体(MOS)晶体管106。高压电容器104可以经受100至1,000VRMS或更大范围内的差分电压，而MOS晶体管106可以在24伏或更低的电压下工作。
高压电容器104包括高电压节点108和低电压节点110，在高电压节点108与低电压节点110之间具有电介质层堆叠112。电介质层堆叠112包括至少三层，其中这些层中的每一层都具有与其他两层的厚度和带隙区别的厚度和带隙。因此，电介质层堆叠112包括靠近(例如，沿着并直接接触)高电压节点108的第一电介质层114，例如氮化硅(SiN)。第一电介质层114是电介质层堆叠112中最薄的层，并且具有电介质层堆叠112中的层的最低的相对带隙(其中带隙是在相对而非绝对意义上陈述的)。此外，电介质层堆叠112还包括紧邻电介质层114的第二电介质层116，例如氮氧化硅(SiON)。第二电介质层116相比电介质层114更厚，并且具有更高的带隙。最后，电介质层堆叠112还包括在第二电介质层116与低电压节点110之间的第三电介质层118(有时称为层堆叠118)，例如或包括四乙氧基硅烷(TEOS)。第三电介质层118是电介质层堆叠112中最厚的层，并且具有电介质层堆叠112中的层的最高的相对带隙。每层的带隙(电子迁移率，或者将电荷载流子提升到导带所需的能量)不同，使得每层通过在薄层(例如，SiN)的较低带隙与较厚层(例如，TEOS)的较高带隙之间进行权衡而提供一定程度的击穿保护。电介质层堆叠112的每层厚度可以不同，其中举例来说，第一电介质层114可以是
(200nm)，第二电介质层116可以是
(700nm)，并且第三电介质层118或层堆叠118可以是
(14.5μm)。此外，在一些情况下，可以选择其他材料并使用各种化学物质来形成这些材料，例如在以下三个共同拥有的美国专利中提供的材料，所有这些专利均通过引用并入本文：(1)于2016年3月29日发布的标题为“具有改进可靠性的高击穿电压微电子器件隔离结构(High breakdown voltage microelectronicdevice isolation structure with improved reliability)”的9,299,697；(2)于2017年2月28日发布的标题为“具有改进可靠性的高击穿电压微电子器件隔离结构(Highbreakdown voltage microelectronic device isolation structure with improvedreliability)”的9,583,558；和(3)于2018年10月23日发布的标题为“用于改进微电子器件的高电压击穿可靠性的结构和方法(Structure and method for improving highvoltage breakdown reliability of a microelectronic device)”的10,109,574。
MOS晶体管106包括形成在衬底102内的第一源极/漏极区120和第二源极/漏极区122，例如通过将掺杂剂注入到衬底102中，该掺杂剂相对于MOS晶体管106的金属栅极124(或栅极堆叠)自对准，并且可以在MOS晶体管106的金属栅极124(或栅极堆叠)下方(under)延伸。栅极电介质126定位在栅极124与衬底102之间，并且绝缘体侧壁128和130沿着金属栅极124的侧壁形成。第一源极/漏极区120和第二第一源极/漏极区122中的每个物理和电气连接到相应的(例如，金属)触点132和134。触点132和134中的每个物理和电气连接到相应的导电(例如，金属)特征件136和138。虽然未示出，但是导电特征件136和138中的任一个或两个可以连接到附加的电路径，以便将信号耦合到第一源极/漏极区120和第二源极/漏极区122或者从第一源极/漏极区120和第二源极/漏极区122耦合信号。
在图1中示出各种其他方面，其中一些方面用附图标记表示，而其他方面在本领域中理解。例如，出于电隔离的目的，场氧化物140被示出在各种位置中。作为另一个示例，在衬底102与低电压节点110之间示出前金属电介质142。作为又一个示例，示出垂直导电路径144，包括触点146(通常在金属-1之前使用的术语触点)、通孔148和150(通常在金属-1之后使用的术语通孔)以及导电特征件152、154和156，使得信号可以耦合在微电子器件100的相对上表面与衬底102之间。同样为了电连接，高电压节点108用作后续引线键合158的键合焊盘，示出为连接到线160。
图2A至图2G是在连续制造阶段中描绘的图1微电子器件100的截面图，并且图3是与现在描述的制造步骤相关的方法300的流程图。
参考图2A以及图3中的步骤302，针对电介质层(例如，前金属电介质142)，将孔图案化用于触点(金属-1之前)或通孔(金属-1之后)，其中在图2A中这样的孔对应于触点132、134和146。同样在步骤302中，使用金属填充孔，并且去除任何多余的金属。然后方法300进行到步骤304，其中第一金属层200相对于衬底102并且可选地相对于低电压器件(例如MOS晶体管106)形成在固定位置。例如，在形成第一金属层200之前，将图2A中示出的现有结构的上表面，例如前金属电介质142平面化。此后，沿着平面化表面形成第一金属层200。半导体制造中的金属层通常用连续的编号来标识，因此第一金属层200可以被认为是金属-1层。接下来，在第一金属层200的上面(above)图案化光刻胶部分202、204、206和208。
参考图2B以及图3中的步骤306，蚀刻图2A结构，从而去除未掩蔽区域中的第一金属层200的部分。因此，在蚀刻之后，将相应的金属部分保留在光刻胶部分202、204、206和208中的每个之下(beneath)。接下来，去除光刻胶部分202、204、206和208，从而暴露相应的第一金属层部分，在图2B中示出为低电压节点110和导电金属-1特征件136、138和152。然后形成金属内(intra-metal)电介质层210，例如由高密度等离子体氧化物形成，并且其被如此命名，因为其在对应金属(例如，金属-1)层的各种金属特征件之间延伸。
参考图2C以及图3中的步骤308，通过在图2B结构上方(over)形成平面化的层间(inter-level)电介质层212，有效地平面化金属内电介质层。因此，在制造中的这一点处，平面化的层间电介质层212(与金属内电介质层210的部分结合)在固定靠近或接触低电压节点110的第一位置中提供电介质的分层，其随后将是附加的电介质层以实现图1所示的配置。
同样在图2C中并且在步骤308之后，可选地如图3中的虚线箭头所示，步骤302、304、306和308可以重复一次或多次，其中每次重复形成在重复之前平面化的电介质层或堆叠中的通孔(例如，图2C中的通孔148穿过层212和210)、具有从其图案化的特征件的附加金属层、以及这些特征件与其上面的平面化的层间电介质层之间的层内电介质。以这种方式，制造随后的金属层(例如，金属-2、金属-3等)以及它们对应的结构，如图1中的部分形式所示。一旦步骤302、304、306和308的期望重复次数(如果有的话)完成，则方法300继续到步骤310。
参考图2D以及图3中的步骤310，前面的步骤302、304、306和308以及这些步骤的任意可选重复由此完成图1的第三电介质层118。接下来，在相对于第三电介质层118的位置(例如，顶部)中形成图1的第二电介质层116，使得第三电介质层118位于第二电介质层116与低电压节点110之间。在图2D中示出第二电介质层116的整个平面，而在图1中示出第二电介质层116的已经蚀刻的部分。回想图1的讨论，第二电介质层116具有第一厚度116TH，例如
(700nm)。此后，也如图2D和步骤310所示，在相对于第二电介质层116的位置(例如，顶部)中形成第一电介质层114，使得第二电介质层116位于第一电介质层114与第三电介质层118之间。第一电介质层114具有第二厚度114TH，例如
(200nm)。因此，第一电介质层114的厚度是第二电介质层116的厚度的30％或更小(the first dielectric layer114has a thickness that is 30percent or less than that of the seconddielectric layer 116)。与一些其他高电压器件相比，不同带隙的层之间的这种30％或更小的比例可以被认为是显著的变化，因为某些可能预期第一电介质层114的相对薄度对电荷泄漏或隔离失效提供太多的脆弱性。然而，在示例性实施例中，结合下面描述的其他方面，这种相对薄度如果不是有益的，也是可行的。
参考图2E以及图3中的步骤312，在相对于第一电介质层114的位置(例如，顶部)中形成附加金属层214(例如，铝)，使得包括层118、116和114的电介质层堆叠112位于低电压节点110与金属层214之间，因为高电压节点108将由金属层214形成。换言之，附加金属层214被设定位置和尺寸使得如下面所示附加金属层214的一部分被图案化以形成高压电容器104的高电压节点108。例如，附加金属层214可以具有1.2μm的厚度。可选地并且在形成附加金属层214之前，可以通过形成穿过第一电介质层114和第二电介质层116两者以及穿过第三电介质层118的上部的导通孔(via hole)来形成通孔150，然后将金属定位在导通孔中，从而提供通过其他导体到衬底102的导电路径和接触。接下来，在附加金属层214的上面图案化光刻胶部分216和218。出于下面描述的原因，在示例性实施例中，形成光刻胶部分216和218的光刻胶层比附加金属层214厚例如至少1.0μm。
参考图2F以及图3中的步骤314，在光刻胶部分216和218的上面执行蚀刻。蚀刻去除一部分，从而减小光刻胶部分216和218的厚度，每个光刻胶部分的厚度都大于图2E的金属层214的厚度，这防止光刻胶部分216和218通过步骤312被完全蚀刻。此外，步骤312的蚀刻还同时完全蚀刻掉附加金属层214的未掩蔽部分，使得附加金属层214的未蚀刻掩蔽部分形成高电压节点108和导电特征件156，导电特征件156可以被称为触点156。触点156可以是提供到衬底102的导电路径的低电压节点。此外，步骤312蚀刻使用沿着光刻胶部分216和高电压节点108的剩余侧壁形成侧壁间隔物220和222的化学物质，并且类似地它沿着光刻胶部分218和触点156的剩余侧壁形成侧壁间隔物224和226。例如，蚀刻化学物质可以包括碳氟(例如，CF4、C4F8或C5F8)以产生等离子体，由此氟蚀刻金属并且碳产生侧壁间隔物220、222、224和226。此外，一旦步骤312蚀刻从附加金属层214去除所有未掩蔽的金属，则示例性实施例步骤312继续蚀刻持续时间，以便完全蚀刻穿过场区116F中的第一电介质层114的未掩蔽部分，场区116F相对于高电压节点108向外(例如，横向)定位。因此，注意，进一步选择第一电介质层114的厚度，使得其足够薄，以使其可以在步骤312金属蚀刻期间使用相同的光刻胶部分216被蚀刻穿过，存在光刻胶部分216以保护被蚀刻成为高电压节点108的金属层214。此外，一旦步骤314完全蚀刻穿过第一电介质层114的未掩蔽部分，则它可以持续以开始蚀刻掉也在场区116F中的第二电介质层116的上部。然而，当蚀刻第一电介质层114时，注意，侧壁间隔物220、222、224和226的底部各自进一步掩蔽第一电介质层114的相应底层(underlying)部分不被蚀刻。因此，第一电介质层114具有这样的部分，该部分的长度不仅保持在每个相应的金属部分下方而且大于相应的金属部分(高电压节点108和触点156)的长度，并且薄的第一电介质层114的每个这样的部分还具有横向延伸的侧壁228、230、232和234(每个都大体在虚线椭圆内示出)，这些侧壁稍微横向延伸，具有相对于那些金属部分中的每个的侧壁既不垂直也不平行的倾斜或弓形形状。因此，横向延伸的侧壁228和230与高电压节点108相邻，从而在微电子器件100的操作期间提供额外的横向高电压保护，同时横向超出横向延伸的侧壁228和230且基本上将一个导体与另一个导体隔离的电介质层不存在，因为在这些导体之间不再有连续的薄电介质横向路径，电荷可以沿着该路径行进以产生横向故障。此外，一旦第一电介质层114被充分蚀刻以确保其在那些场区116F中被去除，则场区116F中的第二电介质层116的剩余部分可以具有宽范围的厚度。例如，第二电介质层116可以沉积为
(700nm)并蚀刻至从
至
(300nm至650nm)的厚度，具有相当/比得上(comparable)的性能。在所有情况下，通过化学方式和持续时间控制相同的金属蚀刻步骤，以蚀刻金属以及场区116F(横向超出导体)中的整个第一电介质层114，从而留下足够坚固的结构以执行高压操作，同时减少或消除高电压节点与低电位周围电路之间(例如，高电压节点108与触点156之间)的横向击穿。
参考图2G以及图3中的步骤316，对图2F中出现的微电子器件100执行氧灰化，以去除光刻胶部分216和218以及侧壁间隔物220、222、224和226。此后，可选地平面化的金属内电介质层236形成在该结构的顶部。接下来，在该结构上方形成层间电介质层238，结果如图2G所示。在步骤316和图2G的描绘之后，发生额外的器件完成步骤318，其中可以形成任何其他部件，从而导致图1的图示，包括形成穿过层间电介质层238和金属内电介质层236并与高电压节点108接触的引线键合158。
综上所述，示例性实施例包括形成微电子器件中的高压部件的方法以及由此产生的结构。示例性实施例可以通过消除、减少或控制高电压器件中的后续电荷流，通过选择性地去除高电压器件与其他较低电压部件之间的薄电介质材料的连续横向平面的部分，从而改进微电子器件。此外，选择性去除是作为形成另一部件(例如，高电压节点形成)所需的现有工艺步骤的一部分来实现的，因此不需要额外的工艺步骤和/或掩膜来实现电荷控制益处。此外，虽然组合示出上面描述的属性，但是本发明的范围包括具有本文描述的一个或多个特征的子集的其他实施例。此外，还设想了包括尺寸在内的各种参数的变化，前面仅提供了一些示例，而其他示例可由本领域技术人员根据本文的教导来确定。例如，可以改变某些材料或尺寸，例如使用其他电介质(例如，用于第一电介质层114)，包括氧化钽和碳化硅。因此，在随附权利要求的范围内，所描述的实施例中的附加修改是可能的，并且其他实施例也是可能的。
Claims (20)
1.一种方法，包括：
形成微电子器件的高压部件的第一电压节点；
形成多个电介质层，包括：
在相对于所述第一电压节点固定的第一位置中形成所述多个电介质层中的第一层，所述第一层具有第一厚度和第一带隙；
在第二位置中形成所述多个电介质层中的第二层，使得所述第一层位于所述第二层与所述第一电压节点之间，所述第二层具有第二厚度和第二带隙；
在第三位置中形成所述多个电介质层中的第三层，使得所述第二层位于所述第三层与所述第一电压节点之间，所述第三层具有第三厚度和第三带隙；
在第四位置中形成所述微电子器件的所述高压部件的第二电压节点，使得所述多个电介质层位于所述第一电压节点与所述第二电压节点之间，其中在形成第二电压节点步骤期间，在相对于所述第二电压节点横向向外定位的区域中将所述第三层的一部分去除，以暴露所述区域中的所述第二层。
2.根据权利要求1所述的方法，其中所述第一厚度大于所述第二厚度。
3.根据权利要求2所述的方法，其中所述第二厚度大于所述第三厚度。
4.根据权利要求1所述的方法，其中所述第二厚度大于所述第三厚度。
5.根据权利要求1所述的方法，其中所述第三厚度小于所述第二厚度的百分之三十。
6.根据权利要求1所述的方法，其中所述第三层包括氮化硅。
7.根据权利要求1所述的方法，其中所述第二层包括氮氧化硅。
8.根据权利要求1所述的方法：
其中所述第三层包括氮化硅；以及
其中所述第二层包括氮氧化硅。
9.根据权利要求1所述的方法，其中形成第二电压节点包括蚀刻金属层以从所述金属层形成所述第二电压节点和低电压节点。
10.根据权利要求9所述的方法，其中相对于所述第二电压节点向外定位的所述区域定位在所述第二电压节点与低电压节点之间。
11.根据权利要求1所述的方法，其中所述第一带隙大于所述第二带隙。
12.根据权利要求11所述的方法，其中所述第二带隙大于所述第三带隙。
13.一种方法，包括：
形成微电子器件的高压部件的第一电压节点；
形成与所述第一电压节点相邻的多个电介质层，所述多个电介质层包括：
第一电介质层，其在所述多个电介质层中距离所述第一电压节点最远；以及
第二电介质层，其邻接所述第一电介质层且相对于所述第一电介质层更靠近所述第一电压节点；以及
形成与所述第一电介质层相邻的微电子器件的所述高压部件的第二电压节点，包括蚀刻金属层以提供所述第二电压节点，其中所述蚀刻完全蚀刻穿过所述第一电介质层，以在相对于所述第二电压节点横向的区域中暴露所述第二电介质层。
14.根据权利要求13所述的方法，其中形成所述多个电介质层的步骤形成厚度小于所述第二电介质层的厚度的所述第一电介质层。
15.根据权利要求13所述的方法，其中形成所述多个电介质层的步骤形成带隙小于所述第二电介质层的带隙的所述第一电介质层。
16.根据权利要求13所述的方法：
其中形成所述多个电介质层的步骤形成厚度小于所述第二电介质层的厚度的所述第一电介质层；以及
其中形成所述多个电介质层的所述步骤形成带隙小于所述第二电介质层的带隙的所述第一层。
17.一种微电子器件，包括：
第一电压节点；
与所述第一电压节点相邻的多个电介质层；
第二电压节点，其被定位成使得所述多个电介质层位于所述第一电压节点与所述第二电压节点之间；以及
其中所述多个电介质层包括：第一电介质层，其邻接所述第一电压节点且具有比所述第一电压节点的长度大的横向长度，并且包括延伸到第二电介质层的侧壁；所述第二电介质层，其位于所述多个电介质层中且邻接所述第一电介质层，所述侧壁具有不与所述第一电压节点的侧壁平行的形状。
18.根据权利要求17所述的微电子器件，其中所述第一电介质层的厚度小于所述第二电介质层的厚度。
19.根据权利要求17所述的微电子器件，其中所述第一电介质层的带隙小于所述第二电介质层的带隙。
20.根据权利要求17所述的微电子器件：
其中所述第一电介质层的厚度小于所述第二电介质层的厚度；以及
其中所述第一电介质层的带隙小于所述第二电介质层的带隙。
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