KR20010102761A - 소오스/드레인 패드를 갖는 모스 트랜지스터의 제조방법 - Google Patents

소오스/드레인 패드를 갖는 모스 트랜지스터의 제조방법 Download PDF

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Abstract

소오스/드레인 패드를 갖는 모스 트랜지스터의 제조방법이 제공된다. 이 방법은 반도체기판의 소정영역 상에 선택적으로 반도체기판과 다른 도전형의 불순물로 도우핑된 패드 실리콘막을 형성하는 단계와, 패드 실리콘막 상에 화학기계적 연마 저지막을 포함하는 하드 마스크 패턴을 형성하는 단계와, 하드 마스크 패턴을 식각 마스크로 사용하여 패드 실리콘막 주변의 반도체기판을 식각하여 트렌치 영역을 형성하는 단계와, 트렌치 영역을 채우는 소자분리막을 형성하는 단계와, 하드 마스크 패턴 및 패드 실리콘막을 연속적으로 패터닝하여 활성영역의 소정영역을 노출시키는 그루브를 갖는 소오스/드레인 패드를 형성하는 단계와, 그루브의 측벽에 스페이서를 형성하는 단계와, 그루브에 의해 노출된 활성영역 표면에 게이트 절연막을 형성하는 단계와, 게이트 절연막 상에 그루브를 채우는 게이트 전극을 형성하는 단계를 포함한다.

Description

소오스/드레인 패드를 갖는 모스 트랜지스터의 제조방법{Method of fabricating MOS transistor having source/drain pads}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 소오스/드레인 패드를 갖는 모스 트랜지스터의 제조방법에 관한 것이다.
반도체소자의 집적도가 증가함에따라 활성영역의 폭 및 소자분리 영역의 폭이 점점 감소하고 있다. 이에 따라, 활성영역을 노출시키는 콘택홀의 어스펙트 비율이 증가하여 콘택저항이 증가함은 물론 오정렬에 대한 여유도가 감소하고 있다.
최근에, 고집적 반도체소자의 제조에 적합한 자기정렬 콘택 기술이 제안된 바 있으나, 공정의 복잡성 및 신뢰성 등의 문제점이 여전히 존재하고 있다. 따라서, 활성영역 상에 선택적 에피택시얼 성장(Selective Epitaxial Growth; 이하"SEG"라 함) 기술을 사용하여 실리콘 패드를 형성함으로써 자기정렬 콘택 기술의 문제점을 해결하고자 노력이 지속되고 있다.
도 1 및 도 2는 SEG 기술을 사용하는 종래의 모스 트랜지스터 제조방법을 디램 셀 영역을 예로 하여 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(1)의 소정영역에 활성영역(3a)을 한정하는 소자분리막(3)을 형성한다. 여기서, 상기 소자분리막(3)은 일반적으로 잘 알려진 로코스(Local Oxidation of Silicon) 기술 또는 트렌치 기술을 사용하여 형성한다. 또한, 상기 반도체기판(1)은 <100> 방향의 결정구조를 갖는 실리콘 기판이 널리 사용된다. 이때, 상기 소자분리막(3)과 인접하는 활성영역(3a)의 가장자리(5)는 열적 스트레스 또는 식각 공정에 의한 손상에 기인하여 <100> 방향의 결정구조를 더 이상 보이지 않는다.
도 2을 참조하면, 상기 활성영역(3a) 상에 게이트 산화막(7)을 형성하고, 상기 게이트 산화막(7)이 형성된 결과물 전면에 도전막 및 캐핑절연막을 차례로 형성한다. 상기 캐핑절연막 및 도전막을 연속적으로 패터닝하여 상기 활성영역(3a)의 소정영역(3a)을 가로지르는 게이트 패턴들(13)을 형성한다. 그 결과, 상기 각 게이트 패턴(13)은 디램 셀 영역의 워드라인 역할을 하는 게이트 전극(9) 및 상기 게이트 전극(9) 상에 적층된 캐핑절연막 패턴(11)으로 구성된다.
상기 게이트 패턴(13) 및 소자분리막(3)을 이온주입 마스크로 사용하여 상기 활성영역(3a)에 상기 반도체기판(1)과 다른 도전형의 불순물을 주입하여 저농도 소오스/드레인 영역(14)을 형성한다. 상기 저농도 소오스/드레인 영역(14)이 형성된결과물의 게이트 패턴(13) 측벽에 절연막으로 이루어진 스페이서(15)를 형성한다.
이어서, 상기 각 게이트 패턴(13) 양 옆의 저농도 소오스/드레인 영역(14)을 세정 공정 등을 사용하여 완전히 노출시키고, 상기 노출된 저농도 소오스/드레인 영역(14) 상에 SEG 기술을 사용하여 선택적으로 실리콘막을 형성하여 소오스/드레인 패드(17)를 형성한다. 이때, 도시된 바와 같이 상기 소자분리막(3)과 인접한 활성영역(3a)의 가장자리(5)는 그 결정구조가 <100> 방향을 갖지 않으므로, 상기 SEG 기술에 의한 실리콘 패드, 즉 소오스/드레인 패드(17)를 형성하는 동안 상기 SEG 실리콘이 상기 활성영역(3a)의 가장자리(5)를 침투하면서 성장된다. 이는, SEG 기술을 사용하여 실리콘막을 성장시킬 때 하부막의 결정구조가 <100> 방향이 아닌 경우에는 SEG 실리콘막이 등방성으로 성장하는 특징이 있기 때문이다. 결과적으로, 소자분리막(3) 및 활성영역(3a)의 경계부분을 따라 SEG 실리콘막, 즉 소오스/드레인 패드(17)가 침투하는 현상이 발생한다. 따라서, 상기 소오스/드레인 패드(17)가 저농도 소오스/드레인 영역(14)보다 더 깊이 침투하는 경우에는, 저농도 소오스/드레인 영역(14)의 접합 누설전류 특성이 현저히 저하됨은 물론 소자분리막(3)의 폭 또한 감소하여 소자분리 특성이 저하된다.
본 발명의 목적은 소오스/드레인의 접합 누설전류 특성 및 소자분리 특성을 개선시킬 수 있는 모스 트랜지스터의 제조방법을 제공하는 데 있다.
도 1 및 도 2는 종래의 모스 트랜지스터 제조방법을 설명하기 위한 단면도들이다.
도 3 내지 도 9는 본 발명의 실시예에 따른 모스 트랜지스터 제조방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판의 소정영역 상에 선택적으로 상기 반도체기판과 다른 도전형의 불순물로 도우핑된 패드 실리콘막을 형성하는 단계와, 상기 패드 실리콘막 상에 화학기계적 연마 저지막을 포함하는 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 패드 실리콘막 주변의 상기 반도체기판을 식각하여 트렌치 영역을 형성하는 단계와, 상기 트렌치 영역을 채우는 소자분리막을 형성하는 단계와, 상기 하드 마스크 패턴 및 상기 패드 실리콘막을 연속적으로 패터닝하여 상기 활성영역의 소정영역을 노출시키는 그루브를 갖는 소오스/드레인 패드를 형성하는 단계와, 상기 그루브의 측벽에 스페이서를 형성하는 단계와, 상기 그루브에 의해 노출된 활성영역 표면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 상기 그루브를 채우는 게이트 전극을 형성하는 단계를 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 3을 참조하면, 반도체기판(51), 예컨대 <100> 방향의 결정구조를 갖는 P형 실리콘기판 상에 패드산화막 및 패드질화막을 차례로 형성한다. 상기 패드질화막 및 패드산화막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 패드패턴(57)을 형성한다. 상기 패드패턴(57)은 차례로 적층된 패드산화막 패턴(53) 및 패드질화막 패턴(55)으로 구성된다. 여기서, 상기 패드 패턴(57)은 패드질화막 패턴(55)만으로 구성될 수도 있으나, 패드질화막 패턴(55) 및 반도체기판(51) 사이에 패드산화막 패턴(53)을 개재시키어 상기 패드질화막 패턴(55) 및 반도체기판(51) 사이의 열팽창 계수의 차이에 기인하는 스트레스를 완충시키는 것이 바람직하다.
도 4를 참조하면, 도 3의 패드 패턴(57)에 의해 노출된 반도체기판(51) 상에 선택적 에피택시얼 성장(SEG) 공정을 사용하여 패드 실리콘막(59)을 형성한다. 이때, 상기 반도체기판(51)의 표면은 종래의 기술에서와 같이 트렌치 소자분리 공정 또는 로코스 소자분리 공정 등에 기인하는 심한 손상이 가해지지 않은 상태이므로, <100> 방향의 결정구조를 유지한다. 따라서, 패드 실리콘막(59)은 반도체 기판(51) 내부로 침투하지 않고 정상적으로 성장된다. 상기 패드 실리콘막(59)은 반도체기판(51)과 다른 도전형의 불순물로 도우핑된 것이 바람직하다. 예를 들면, 상기 반도체기판(51)이 P형 실리콘 기판인 경우에 상기 패드 실리콘막(59)은 N형인 것이 바람직하다.
이어서, 상기 패드 패턴(57)을 통상의 방법으로 제거하여 상기 패드 실리콘막(59) 주변의 반도체기판(51)을 노출시킨다. 상기 패드패턴(57)이 제거된 결과물 전면에 화학기계적 연마(Chemical Mechanical Polishing; CMP) 저지막(61) 및 CVD 산화막(53)을 차례로 형성한다. 여기서, 상기 화학기계적 연마 저지막(61)은 CVD 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 CVD 산화막(53) 상에 상기 패드 실리콘막(59)을 덮는 제1 포토레지스트 패턴(65)을 형성한다.
도 5를 참조하면, 상기 제1 포토레지스터 패턴(65)을 식각 마스크로 사용하여 상기 CVD 산화막(63) 및 화학기계적 연마 저지막(61)을 식각하여, 상기 패드 실리콘막(59) 상에 하드마스크 패턴(64)을 형성함과 동시에 상기 패드 실리콘막(59) 주변의 반도체기판(51)을 노출시킨다. 상기 하드 마스크 패턴(64)은 차례로 적층된 화학기계적 연마 저지막 패턴(61a) 및 CVD 산화막 패턴(63a)으로 구성된다. 여기서, 상기 하드마스크 패턴(64)은 화학기계적 연마 저지막 패턴(61a)만으로 구성될 수도 있다. 계속해서, 상기 제1 포토레지스트 패턴(65)을 제거한 다음, 상기 하드마스크 패턴(64)을 식각 마스크로 사용하여 상기 반도체기판(51)을 식각하여 트렌치 영역(T)을 형성한다.
도 6을 참조하면, 상기 트렌치 영역(T)이 형성된 결과물 전면에 상기 트렌치 영역(T)을 채우는 절연막, 예컨대 CVD 산화막을 형성한다. 도시하지는 않았지만, 상기 절연막을 형성하기 전에 트렌치 영역(T)이 형성된 결과물을 열산화시키어 트렌치 영역(T)의 측벽 및 바닥에 열산화막을 형성할 수도 있다. 이는 상기 트렌치 영역(T)을 형성하기 위한 식각공정시 반도체기판(51)에 가해진 식각손상을 치유하기 위함이다. 상기 패드 실리콘막(59) 상의 화학기계적연마 저지막 패턴(61a)을 식각저지막으로 사용하여 상기 절연막을 평탄화 공정, 바람직하게는 화학기계적 연마 공정을 사용하여 평탄화시킨다. 이에 따라, 상기 트렌치 영역(T) 내에 소자분리막(65)이 형성된다. 이때, 상기 화학기계적 연마 저지막 패턴(61a') 상의 CVD 산화막 패턴(63a') 역시 제거된다.
상기 소자분리막(65)이 형성된 결과물 상에 게이트 전극을 형성하기 위한 마스크 패턴과는 반대의 패턴이 그려진 역 마스크(reverse mask)를 사용하여 제2 포토레지스트 패턴(67)을 형성한다.
도 7을 참조하면, 도 6의 제2 포토레지스트 패턴(67)을 식각 마스크로 사용하여 상기 소자분리막(65), 즉 CVD 산화막을 먼저 식각하고 이어서 상기 화학기계적 연마 저지막 패턴(61a') 및 상기 패드 실리콘막(59)을 연속적으로 식각하여, 상기 활성영역 및 소자분리 영역을 가로지르면서 상기 활성영역의 소정영역을 노출시키는 그루브(G)를 형성한다. 그 결과, 도시된 바와 같이 활성영역의 소정영역 상에 소오스/드레인 패드(59a)가 형성되고, 상기 각 소오스/드레인 패드(59a) 상에 화학기계적 연마 저지막 패턴(61a')이 형성된다. 상기 소자분리막(65) 내에 형성되는 그루브(G)는 그 바닥이 상기 활성영역의 표면과 동일하거나 높도록 형성하는 것이 바람직하다.
도 8을 참조하면, 상기 그루브(G)의 측벽 상에 통상의 방법으로 스페이서(69)를 형성한다. 상기 스페이서(69)는 CVD 산화막 또는 CVD 질화막으로 형성한다. 이어서, 상기 그루브(G)에 의해 노출된 활성영역 표면에 게이트 절연막(71)을 형성한다. 상기 게이트 절연막(71)은 상기 스페이서(69)가 형성된 결과물을 열산화시키어 형성할 수 있다. 이때, 상기 소오스/드레인 패드(59a) 내의 N형 불순물이 활성영역으로 확산되어 소오스/드레인 패드(59a) 아래에 N형의 소오스/드레인 영역(72)이 형성된다.
상기 게이트 절연막(71)이 형성된 결과물 전면에 상기 그루브(G)를 채우는 도전막(77)을 형성한다. 상기 도전막(77)은 콘포말한 제1 도전막(73) 및 상기 그루브(G)를 채우는 제2 도전막(75)을 차례로 적층시키어 형성한다. 다른 방법으로, 상기 도전막(77)은 상기 그루브(G)를 완전히 채우는 도우핑된 폴리실리콘막만으로 형성할 수도 있다. 상기 제1 도전막(73) 및 상기 제2 도전막(75)은 각각 도우핑된 폴리실리콘막 및 텅스텐막으로 형성하는 것이 바람직하다.
도 9를 참조하면, 상기 화학기계적 연마 저지막 패턴(61a')이 노출될 때까지상기 도전막(77)을 화학기계적 연마 공정으로 평탄화 시키어 상기 그루브(G) 내에 게이트 전극(77a), 즉 워드라인을 형성한다. 상기 도전막(77)을 제1 도전막(73) 및 제2 도전막(75)을 차례로 적층시키어 형성하는 경우에는, 상기 게이트 전극(77a)은 상기 그루브(G)의 측벽 및 바닥을 덮는 제1 도전막 패턴(73a) 및 상기 제1 도전막 패턴(73a)에 의해 둘러싸여진 그루브(G)를 채우는 제2 도전막 패턴(73a)으로 구성된다. 또한, 상기 도전막(77)을 도우핑된 폴리실리콘막만으로 형성하는 경우에는, 상기 게이트 전극(77a)은 상기 그루브(G)를 채우는 도우핑된 폴리실리콘막 패턴으로 형성된다.
상술한 바와 같이 본 발명에 따르면, 선택적 에피택시얼 성장 공정으로 반도체기판의 소정영역 상에 패드 실리콘막을 선택적으로 형성한 다음 소자분리 영역을 함으로써, 소자분리 영역 및 활성영역의 경계를 따라 패드 실리콘막이 침투하여 성장되는 현상을 방지할 수 있다. 이에 따라, 소오스/드레인 영역의 접합 누설전류 특성 및 소자분리 특성을 개선시킬 수 있으므로 신뢰성 있는 모스 트랜지스터를 구현할 수 있다.

Claims (3)

  1. 반도체기판의 소정영역 상에 선택적으로 상기 반도체기판과 다른 도전형의 불순물로 도우핑된 패드 실리콘막을 형성하는 단계;
    상기 패드 실리콘막 상에 화학기계적 연마 저지막을 포함하는 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 패드 실리콘막 주변의 상기 반도체기판을 식각하여 트렌치 영역을 형성하는 단계;
    상기 트렌치 영역을 채우는 소자분리막을 형성하는 단계;
    상기 하드 마스크 패턴 및 상기 패드 실리콘막을 연속적으로 패터닝하여 상기 활성영역의 소정영역을 노출시키는 그루브를 갖는 소오스/드레인 패드를 형성하는 단계;
    상기 그루브의 측벽에 스페이서를 형성하는 단계;
    상기 그루브에 의해 노출된 활성영역 표면에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 상기 그루브를 채우는 게이트 전극을 형성하는 단계를 포함하는 모스 트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 패드 실리콘막을 형성하는 단계는
    상기 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 패드 패턴을 형성하는 단계;
    상기 노출된 반도체기판 상에 선택적 에피택시얼 성장 공정을 사용하여 실리콘막을 형성하는 단계; 및
    상기 패드 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  3. 제 1 항에 있어서,
    상기 게이트 절연막을 형성하는 단계는
    상기 스페이서가 형성된 결과물을 열산화시킴으로써, 상기 노출된 활성영역 상에 열산화막을 형성함과 동시에 상기 소오스/드레인 패드 내의 불순물을 상기 활성영역으로 확산시키어 상기 소오스/드레인 패드 아래에 소오스/드레인 영역을 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
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