KR20010097511A - 이층형 칩 스케일 반도체 팩키지 및, 그것의 제조 방법 - Google Patents

이층형 칩 스케일 반도체 팩키지 및, 그것의 제조 방법 Download PDF

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Abstract

본 발명에 따르면, 미세 패턴의 리이드와 솔더 볼 접합부가 형성된 리이드 프레임; 상기 리이드 프레임에 대하여 접착층을 통해서 부착되며 윈도우가 형성된 스티프너; 상기 스티프너의 상부에 부착되는 반도체 칩; 상기 반도체 칩의 전극과 상기 리이드 프레임의 리이드를 상호 연결시키도록 상기 윈도우를 통해 연장되는 와이어; 및, 상기 리이드 프레임, 상기 스티프너, 상기 반도체 칩 및, 상기 와이어를 감싸는 엔캡슐레이션;을 구비하는 이층형 칩 스케일 반도체 팩키지 및, 그것의 제조 방법이 제공된다.

Description

이층형 칩 스케일 반도체 팩키지 및, 그것의 제조 방법{Double-layer chip scale semiconductor package and method therefor}
본 발명은 칩 스케일 반도체 팩키지에 관한 것으로서, 보다 상세하게는 반도체 칩이 배치되는 부분이 2 개 층의 금속층으로 구성되는 이층형 칩 스케일 반도체 팩키지 및, 그것의 제조 방법에 관한 것이다.
반도체 팩키지 제조 분야에서, 마이크로 리이드 프레임을 이용한 반도체 팩키지가 공지되어 있다. 마이크로 리이드 프레임 반도체 팩키지는 하프 에칭된 리이드 프레임에 반도체 칩을 와이어 본딩시킨 후에 엔캡슐레이션(encapsulation)시킨 것이다. 이러한 마이크로 리이드 프레임 반도체 팩키지는 제조가 용이하고 취급이 편리하다는 장점을 가지고 있다.
도 1에 도시된 것은 통상적인 마이크로 리이드 프레임 반도체 팩키지에 대한 개략적인 단면도이다.
도면을 참조하면, 리이드 프레임(11)의 상부에는 반도체 칩(12)이 탑재되며, 상기 반도체 칩(12)의 전극과 상기 리이드 프레임(11)의 리이드는 와이어(13)로써 연결된다. 리이드 프레임(11)에는 하프 에칭에 의해서 형성된 솔더 볼 접합부(15)가 형성된다. 상기 리이드 프레임(11)과 반도체 칩(12)이 엔캡슐레이션(14)에 의해서 감싸이게 되면, 상기 솔더 볼 접합부(15)는 엔캡슐레이션(14)의 외부로 노출됨으로써 그에 대한 솔더 볼의 접합이 가능하게 한다.
도 1에 도시된 바와 같은 통상적인 마이크로 리이드 프레임 반도체는 도면에 도시된 바와 같이 리이드 프레임(11)이 구리 재료의 박판으로써 단일층으로 형성되기 때문에 미세한 리이드 패턴을 제작하는데 한계가 있다. 즉, 단일층의 구리 소재만을 사용하여 미세 패턴을 제작할 경우 구리 원소재의 두께를 줄여야하고, 그러한 경우에 형성된 미세 리드의 변형이 쉽게 일어나므로 평탄도를 유지하기 어렵게 된다. 또한 리이드의 강도를 고려하면 구리 소재의 두께를 줄이는데 한계가 있다. 한편, 마이크로 리이드 프레임 대신에 TAB 테이프를 이용하여 반도체 팩키지를 제작할 수 있는데, 이러한 경우에는 소재 비용이 증가하여 경쟁력이 떨어지고, 여러 종류의 소재로 팩키지가 구성되므로 열팽창 계수 차이에 의한 변형 문제가 신뢰성에 영향을 준다는 문제점이 있다.
본 발명은 위와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 이층형 칩 스케일 반도체 팩키지를 제공하는 것이다.
본 발명의 다른 목적은 이층형 칩 스케일 반도체 팩키지의 제조 방법을 제공하는 것이다.
도 1은 단층형 마이크로 리이드 프레임 반도체 팩키지에 대한 개략적인 단면도.
도 2는 본 발명에 따른 이층형 칩 스케일 반도체 팩키지의 일 실시예에 대한 개략적인 단면도.
도 3은 본 발명에 따른 이층형 칩 스케일 반도체 팩키지의 다른 실시예에 대한 개략적인 단면도.
도 4a 내지 도 4d는 본 발명에 따른 이층형 칩 스케일 반도체 팩키지 제조 방법을 설명하는 설명도.
도 5a 내지 도 5d는 본 발명에 따른 이층형 칩 스케일 반도체 팩키지 제조 방법의 다른 실시예를 설명하는 설명도.
도 6은 본 발명에 따른 이층형 칩 스케일 반도체 팩키지에 대한 저면도.
< 도면의 주요 부호에 대한 간단한 설명 >
11. 리이드 프레임 12. 반도체 칩
13. 와이어 14. 엔캡슐레이션
15. 솔더 볼 접합부 21.31. 리이드 프레임
22.32. 반도체 칩 23.33. 와이어
24.34. 엔캡슐레이션 25.35. 솔더 볼 접합부
상기와 같은 목적을 달성하기 위하여, 본 발명에 따르면, 미세 패턴의 리이드와 솔더 볼 접합부가 형성된 리이드 프레임; 상기 리이드 프레임에 대하여 접착층을 통해서 부착되며 윈도우가 형성된 스티프너; 상기 스티프너의 상부에 부착되는 반도체 칩; 상기 반도체 칩의 전극과 상기 리이드 프레임의 리이드를 상호 연결시키도록 상기 윈도우를 통해 연장되는 와이어; 및, 상기 리이드 프레임, 상기 스티프너, 상기 반도체 칩 및, 상기 와이어를 감싸는 엔캡슐레이션;을 구비하는 이층형 칩 스케일 반도체 팩키지가 제공된다.
본 발명의 일 특징에 따르면, 상기 윈도우는 상기 스티프너의 가장자리를 따라서 연장된다.
본 발명의 다른 특징에 따르면, 상기 윈도우는 상기 스티프너의 중심부에 형성되어 있으며, 상기 스티프너의 윈도우에 대응하여 상기 리이드 프레임에도 윈도우가 형성된다.
또한 본 발명에 따르면, 스티프너 소재의 일면에 접착층을 형성하는 단계, 상기 스티프너 소재에 대하여 리이드 프레임 소재를 부착하는 단계, 상기 스티프너 소재를 에칭함으로써 윈도우를 형성하고, 상기 리이드 프레임 소재를 에칭함으로써 미세 패턴의 리이드를 형성하며, 상기 리이드 프레임 소재를 하프 에칭함으로써 솔더 볼 접합부를 형성하는 단계를 구비하는 이층형 칩 스케일 반도체 팩키지의 제조 방법이 제공된다.
또한 본 발명에 따르면, 스티프너 소재를 에칭함으로써 윈도우를 구비한 스티프너를 형성하는 단계, 상기 스티프너의 저면에 접착층을 형성하는 단계, 상기 스티프너에 대하여 상기 접착층을 통해서 리이드 프레임 소재를 부착시키는 단계 및, 상기 리이드 프레임을 에칭함으로써 미세 패턴의 리이드를 형성하고, 상기 리이드 프레임을 하프 에칭함으로써 솔더 볼 접합부를 형성하는 단계를 구비하는 이층형 칩 스케일 반도체 팩키지의 제조 방법이 제공된다.
이하, 본 발명을 첨부된 도면에 도시된 일 실시예를 참고로 설명하기로 한다.
도 2에 도시된 것은 본 발명에 따른 이층형 칩 스케일 반도체 팩키지의 일 실시예에 대한 개략적인 단면도이다.
도면을 참조하면, 리이드 프레임(21)은 절연 접착제(27) 또는 접착 테이프를 통해서 스티프너(26)에 접합되어 있으며, 상기 스티프너(26)의 상부에 반도체 칩(22)이 접합된다. 리이드 프레임(21)은 통상적으로 얇은 두께의 구리 소재로 제작되며, 스티프너(26)도 얇은 두께의 구리 소재로 제작된다. 리이드 프레임(21)에는 에칭을 통해서 미세 패턴의 리이드가 형성되고 하프 에칭을 통해서 솔더 볼 접합부(25)가 형성된다. 스티프너(26)에는 윈도우(29)가 형성되는데, 상기 윈도우(29)를 통해서 와이어(29)가 통과된다. 상기 와이어(29)는 본딩용 와이어로서, 반도체 칩(22)의 전극과 리이드 프레임(21)을 상호 전기적으로 연결한다. 상기 리이드 프레임(21), 스티프너(26) 및, 반도체 칩(22)등은 엔캡슐레이션(24)에 의해서 감싸인다.
도 3에 도시된 것은 본 발명에 따른 이층형 칩 스케일 반도체 팩키지의 다른 구현예에 대한 개략적인 단면도이다.
도면을 참조하면, 리이드 프레임(31)은 절연 접착제(37) 또는 절연 테이프를 통해서 스티프너(36)에 부착된다. 스티프너(36)의 상부에는 반도체 칩(32)이 부착되어 있다. 리이드 프레임(31)과 스티프너(36)의 중심부에는 윈도우(39)가 형성되어 있으며, 상기 윈도우(39)를 통해서 본딩용 와이어(33)가 통과된다. 본딩용 와이어(33)는 반도체 칩(32)의 전극과 리이드 프레임(31)의 리이드를 상호 전기적으로 연결한다. 리이드 프레임(31)은 에칭을 통해서 리이드가 형성되고 하프 에칭을 통해서 솔더 볼 접합부(35)가 형성된다. 상기 리이드 프레임(31), 스티프너(36) 및, 반도체 칩(32)은 엔캡슐레이션(34)에 의해서 감싸이게 되며, 솔더 볼 접합부(35)는 상기 엔캡슐레이션(34)의 외부로 노출된다.
도 2 및, 도 3에 도시된 바와 같은 구성을 가지는 반도체 패키지는 리이드 프레임(21,31)이 스티프너(26,36)를 통해서 반도체 칩(22,32)과 연결되므로 리이드 프레임(21,31)에 미세한 리이드 패턴을 형성할 수 있다. 이는 얇은 두께의 구리 박판 소재로 제작되는 스티프너(26,36)가 리이드 프레임(21,31)에 대하여 라미네이트됨으로써 리이드 프레임(21,31)의 강성을 보장하기 때문이다. 또한 이러한 미세 패턴의 리이드는 TAB 테이프를 이용한 반도체 팩키지와 비교하여 보아도 동일하거나 우수한 성능을 가지는 것이다. 미세 패턴의 리이드들은 스티프너(26,36)에 의해서 편평도를 유지할 수 있으며, 따라서 변형도 방지될 수 있다.
한편, 스티프너(26,36)는 리이드 프레임(21,31)과 같은 구리 박판 소재로 제작되기 때문에 열전달 특성이 우수하고, 열팽창 계수 차이에 의한 변형이 최소화될 수 있다.
도 4a 내지 도 4d에 도시된 것은 본 발명에 따른 이층형 칩 스케일 반도체 팩키지의 제조 방법을 개략적으로 도시한 단면도이다.
도 4a를 참조하면, 우선 스티프너 소재(41)의 저면에 접착제(42)를 도포하거나 또는 절연 테이프를 부착시킨다. 다음에 도 4b에 도시된 바와 같이 리이드 프레임 소재(43)를 부착시킨다.
도 4c를 참조하면, 상기 스티프너 소재(41)는 에칭을 통해서 형성된 윈도우(44)를 구비한 스티프너(41')로 제작되었고, 상기 리이드 프레임 소재(43)는 에칭을 통해서 형성된 미세 패턴의 리이드와 하프 에칭을 통해서 형성된 솔더 볼 접합부(45)를 구비한 리이드 프레임(43')으로 제작된 것을 알 수 있다. 스티프너 소재(41)에 대한 에칭과, 리이드 프레임 소재(43)에 대한 에칭 및, 하프 에칭은 통상적인 방법을 통해서, 즉, 포토레지스트의 도포, 노광 및, 현상등의 공정을 통해서 이루어질 수 있다.
도 4d에는 상기 윈도우(44)에 해당하는 부분에 도포되었던 접착제 부분을 제거한 상태의 접착제(42')를 도시한다. 이러한 접착제의 제거는 그 두께가 매우 얇으므로 일반적인 용제에 의해서 이루어질 수 있다.
도 4a 내지 도 4d에 도시된 바와 같은 과정이 종료된 이후에는 통상적인 방법에 의해서 후공정이 진행될 수 있다. 예를 들면, 스티프너(41')의 상부에 반도체 칩(미도시)을 부착하고, 윈도우(44)를 통해서 반도체 칩의 전극과 리이드 프레임의 리이드 사이를 본딩 와이어로 연결하는 와이어 본딩 작업을 수행한다. 다음에 이들을 감싸는 엔캡슐레이션 작업을 수행한다.
도 5a 내지 도 5d에 도시된 것은 본 발명에 따른 이층형 칩 스케일 반도체 팩키지의 제조 방법에 대한 다른 실시예이다.
도 5a를 참조하면, 우선 스티프너 소재를 에칭함으로써 형성된 윈도우(52)를구비한 스티프너(51)를 제작한다. 다음에 도 5b 에 도시된 바와 같이 스티프너(51)의 저면에 절연성 접착제(53)를 도포하거나 또는 절연성 접착 테이프를 부착시킨다.
도 5c를 참조하면 스티프너(51)에 대하여 절연성 접착제(53)를 통하여 리이드 프레임 소재(54)가 부착된 것이 도시되어 있다. 다음에 도 5d에 도시된 바와 같이 리이드 프레임 소재(54)를, 에칭을 통해서 형성된 미세 패턴의 리이드와, 하프 에칭을 통해서 형성된 볼 접합부(55)를 구비한 리이드 프레임(54')으로 제작한다. 이후에 반도체 칩을 부착하고, 와이어 본딩을 수행하며, 엔캡슐레이션으로써 감싸는 과정은 위에서 설명한 바와 같다.
도 6에 도시된 것은 본 발명에 따른 반도체 패키지에서 리이드 프레임과 스티프너가 상호 접합된 것을 저면으로부터 바라본 저면도이다.
도면을 참조하면, 리이드 프레임(21)에는 미세 패턴의 리이드(61)들과 솔더 볼 접합부(25)가 다수 형성되어 있다. 한편, 리이드 프레임(21)의 상부에 부착되는 스티프너(26)에는 윈도우(29)들이 네 변에 걸쳐 형성되어 있다. 상기 윈도우(44)를 통해서 연장되는 본딩용 와이어는 윈도우(29)까지 연장된 미세 패턴의 리이드(61)와 연결될 수 있다.
본 발명에 따른 이층형 칩 스케일 반도체 팩키지는 스티프너를 구비함으로써 리이드 프레임의 편평도가 유지되고 그것의 변형이 방지되며, 리이드 프레임에 미세 패턴의 리이드를 형성할 수 있다는 장점이 있다. 또한 본 발명에 따른 제조 방법은 용이하게 이층형 칩 스케일 반도체 팩키지를 제조할 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 알 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.

Claims (5)

  1. 미세 패턴의 리이드와 솔더 볼 접합부가 형성된 리이드 프레임;
    상기 리이드 프레임에 대하여 접착층을 통해서 부착되며 윈도우가 형성된 스티프너;
    상기 스티프너의 상부에 부착되는 반도체 칩;
    상기 반도체 칩의 전극과 상기 리이드 프레임의 리이드를 상호 연결시키도록 상기 윈도우를 통해 연장되는 와이어; 및,
    상기 리이드 프레임, 상기 스티프너, 상기 반도체 칩 및, 상기 와이어를 감싸는 엔캡슐레이션;을 구비하는 이층형 칩 스케일 반도체 팩키지.
  2. 제1항에 있어서, 상기 윈도우는 상기 스티프너의 가장자리를 따라서 연장되는 것을 특징으로 하는 이층형 칩 스케일 반도체 팩키지.
  3. 제1항에 있어서, 상기 윈도우는 상기 스티프너의 중심부에 형성되어 있으며,상기 스티프너의 윈도우에 대응하여 상기 리이드 프레임에도 윈도우가 형성된 것을 특징으로 하는 이층형 칩 스케일 반도체 팩키지.
  4. 스티프너 소재의 일면에 접착층을 형성하는 단계,
    상기 스티프너 소재에 대하여 리이드 프레임 소재를 부착하는 단계,
    상기 스티프너 소재를 에칭함으로써 윈도우를 형성하고, 상기 리이드 프레임 소재를 에칭함으로써 미세 패턴의 리이드를 형성하며, 상기 리이드 프레임 소재를 하프 에칭함으로써 솔더 볼 접합부를 형성하는 단계를 구비하는 이층형 칩 스케일 반도체 팩키지의 제조 방법.
  5. 스티프너 소재를 에칭함으로써 윈도우를 구비한 스티프너를 형성하는 단계,
    상기 스티프너의 저면에 접착층을 형성하는 단계,
    상기 스티프너에 대하여 상기 접착층을 통해서 리이드 프레임 소재를 부착시키는 단계 및,
    상기 리이드 프레임을 에칭함으로써 미세 패턴의 리이드를 형성하고, 상기 리이드 프레임을 하프 에칭함으로써 솔더 볼 접합부를 형성하는 단계를 구비하는 이층형 칩 스케일 반도체 팩키지의 제조 방법.
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