KR100266700B1 - 반도체 칩 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명의 반도체 칩 패키지 및 그 제조방법은, 반도체 칩 동작시의 열방출 특성을 개선하고, 또한 리드간 신호잡음을 줄여 반도체 칩의 동작 신뢰성을 향상시키는 효과가 있다.
본 발명의 반도체 칩 패키지는, 상면에 다수개의 패드(41, 41a)를 가진 반도체 칩(40)과; 상기 패드(41, 41a)부를 제외한 반도체 칩상에 형성된 보호막(42)과; 상기 패드(41, 41a)상에 형성된 금속막 제1 패턴(51)과, 상기 다수의 패드(41, 41a)중 적어도 하나의 패드(41a)상의 금속막 제1 패턴(51)으로부터 연장형성되어 상기 보호막(42)의 상면에 까지 형성된 금속막 제2 패턴(51a)과; 상기 금속막 제2패턴(51a)상에 형성된 금속판(53)과 상기 금속막 제1패턴(51)에 부착된 리드(54)를 갖추고 있다.

Description

반도체 칩 패키지 및 그 제조방법
본 발명은 반도체 칩 패키지에 관한 것으로, 특히 열방출 특성을 개선하고 신호선간의 잡음을 감소시킨 반도체 칩 패키지 및 그 제조방법에 관한 것이다.
근래 시스템 기기의 소형화, 박형화의 추세에 부응하기 위하여 반도체 칩 패키지에 대해서도 경박단소화가 요구되고 있다. 또한, 시스템 기기의 고성능화의 추세로 인하여 다핀화된 반도체 패키지가 요구되고 있다.
그러한 경박단소화, 다핀화의 요구를 실현한 종래의 반도체 칩 패키지(일명 마이크로 스프링 패키지(μ-spring package)라고도 함)가 미국특허번호 5,476,211에 개시되었다. 이하 종래의 반도체 칩 패키지의 구조 및 제조방법에 대해서 설명한다.
도1은 패키징 하기 전의 반도체 칩의 상면을 도시하고 있다. 즉 반도체 칩(10)의 상면의 양측 가장자리에는 다수개의 패드(11)가 서로 소정간격 이격하여 배열되어 있다. 상기 패드(11)들은 거의동일한 크기로 형성되어 있으며, 반도체 칩(10) 상면의 중앙부에는 패드(11)들이 형성되어 있지 않다. 상기 패드(11)를 제외한 상기 반도체 칩(10)의 상면 전체를 보호막(passivation layer)(12)이 덮고 있다. 도2에서 설명하게 될 종래의 반도체 칩 패키지는, 상기 반도체 칩(10)의 패드(11)위에 리드를 부착함으로써 반도체 칩 패키지가 완성되므로, 베어 칩(bare chip) 패키지라고도 하며 또한, 반도체 칩 패키지의 크기와 반도체 칩의 크기가 동일하기 때문에 칩 사이즈 패키지(CSP; chip size package)라고도 부른다.
도 2는 도 1의 II-II선의 종단면도에 해당하며, 상기 도1의 패드(11)위에 리드(13)를 부착하여 패키징을 완료한 종래 반도체 칩 패키지의 완성된 모습을 도시하고 있다. 즉 반도체 칩(10)의 패드(11)에 리드(13)의 일측 끝이 본딩되어 있고, 상기 리드(13)의 다른측 끝은 인쇄회로기판(14)에 부착되어 있다. 도 2의 미설명 부호중 도1에서와 같은 도면부호를 갖는 요소는 도1의 요소들과 동일하다.
다음으로, 도3a 내지 도3e를 이용하여 종래의 반도체 칩 패키지 제조공정을 설명하면 다음과 같다.
먼저, 도3a에는 패키징을 하기 전의 반도체 칩의 종단면도를 도시하고 있다. 즉 반도체 칩(10)의 상면의 양측 가장자리에 다수개의 패드(11)들이 형성되어 있고, 상기 패드(11)를 제외한 상기 반도체 칩(10)의 상면을 보호막(12)이 덮고 있다. 상기 보호막의 재료로는 일반적으로 비피에스지(BPSG; boron Phosphorous Silicate Glass) 또는 폴리이미드(polyimide)등이 이용된다. 반도체 칩 패키징을 하기 전에 상기 도3a의 반도체 칩을 세정한다.
다음으로, 도3b와 같이 상기 도3a의 전체 구조위에 텅스텐티타늄(TiW)막(31)과 금(Au)(32)막을 스퍼터링법으로 순차적으로 형성한다.
다음으로 도3b의 전체 구조위에 감광막(미도시)을 형성한 후, 도3c와 같이, 상기 감광막을 패터닝하여, 상기 패드(11)에 상응하는 부분의 금막(32)의 표면이 노출되도록 개방부(33)를 갖는 감광막 패턴(33a)을 형성한다.
다음으로 도3d와 같이, 상기 개방부(33)를 통하여 노출된 금막(32)의 표면에 금으로된 와이어를 본딩한 후, 도3d에 도시한 모양으로 와이어(34) 형상을 변형(shpaing)한다.
다음으로 도3e와 같이, 상기 와이어(34)의 표면을 니켈막(35)과 금막(36)으로 피복한다. 상기 와이어(34)는 기계적인 강도가 매우 낮은 연성 재료이기 때문에, 변형이 쉽게 일어난다. 따라서, 그러한 단점을 보완하기 위해 상기 와이어(34)의 표면에 탄성력 및 강도가 높은 니켈을 피복하는 것이다. 또한, 상기 니켈의 표면에 금을 피복하는 이유는, 공기중에서 쉽게 산화되는 니켈의 단점을 보완하기 위한 것이다.
다음으로, 도3f와 같이, 상기 감광막 패턴(33a)을 제거하고, 도3e의 전체구조위에 새로운 감광막(37)을 형성한다.
다음으로, 도3g와 같이, 상기 와이어(34)가 형성된 부분에만 상기 감광막이 남도록 상기 감광막(37)을 패터닝하여 감광막 패턴(37a)을 형성한다. 다음으로 상기 감광막 패턴(37a)를 마스크로하여 상기 반도체 칩(10) 상면의 금막(32)과 텅스텐티타늄막(31)을 차례로 식각하고, 이후 상기 감광막 패턴(37a)를 제거하여, 도3h와 같이 리드(13)를 갖는 반도체 칩 패키지를 제조한다.
상기한 바와 같은 종래 반도체 칩 패키지는, 칩 사이즈 패키지로서 크기가 매우 작고, 또한 몰딩 등의 인켑슐레이션 공정이 생략되기 때문에, 시스템 소형화에 대응할 수 있으며 또한 패키지의 제조비용이 낮다는 장점이 있음에도 불구하고 몇가지 문제점을 내포하고 있다.
즉, 다핀화가 진전됨에 따라, 각 리드간의 거리가 가까워지고 또한 반도체 칩의 동작시 열이 많이 발생하게 된다. 그러나, 상기와 같은 종래의 반도체 칩은, 열방출이 잘 이루어지지 않으며, 또한 좁은 리드 피치로 인한 신호의 잡음이 발생하게 되어 반도체 칩이 오동작하게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 종래의 반도체 칩 패키지의 문제점인 열방출 특성을 향상시키고, 신호선간의 노이즈를 절감할 수 있는 반도체 칩 패키지 및 그 제조방법을 제공함에 있다.
상기 본발명의 목적을 달성하기 위하여, 상면에 다수개의 패드(41, 41a)를 가진 반도체 칩(40)과; 상기 반도체 칩(40)상에 형성되고, 상기 패드(41, 41a)부들에서 개방되어 있는 보호막(42)과; 상기 패드(41, 41a)들의 상면에 형성된 금속막 제1패턴(51)과; 상기 금속막 제1패턴(51)들중의 적어도 하나의 패드(41a)상의 금속막 제1패턴(51)에서 연장형성되어 상기 보호막(42)상에 까지 형성되고, 적어도 상기 패드(41a) 면적의 2배 이상의 크기를 갖는 금속막 제2패턴(51a)과; 상기 각 금속막 제1패턴(51)상에 형성된 다수의 리드(54)들을 갖춘 반도체 칩 패키지를 제공한다.
상기 본발명의 목적을 달성하기 위하여, 상면에 다수개의 패드(41, 41a)를 가진 반도체 칩(40)과; 상기 반도체 칩(40)상에 형성되고, 상기 패드(41, 41a)부들에서 개방되어 있는 보호막(42)과; 상기 패드(41, 41a)들의 상면에 형성된 금속막 제1패턴(51)과; 상기 금속막 제1패턴(51)들중의 적어도 하나의 패드(41a)상의 금속막 제1패턴(51)에서 연장형성되어 상기 보호막(42)상에 까지 형성되고, 적어도 상기 패드(41a) 면적의 2배 이상의 크기를 갖는 금속막 제2패턴(51a)과; 상기 금속막 제2패턴(51a)상에 형성된 금속판(53)과; 상기 각 금속막 제1패턴(51)상에 형성된 다수의 리드(54)들을 갖춘 반도체 칩 패키지를 제공한다.
상기 본발명의 목적을 달성하기 위하여, 상면에 다수개의 패드(41, 41a)를 가진 반도체 칩(40)과; 상기 반도체 칩(40)상에 형성되고, 상기 패드(41, 41a)부들에서 개방되어 있는 보호막(42)과; 상기 패드(41, 41a)들의 상면에 형성된 금속막 제1패턴(51)과; 상기 금속막 제1패턴(51)들중의 그라운드 전압 인가용 패드(41a)상의 금속막 제1패턴(51)에서 연장형성되어 상기 보호막(42)상에 까지 형성되고, 적어도 상기 그라운드 전압 인가용 패드(41a) 면적의 2배 이상의 크기를 갖는 금속막 제2패턴(51a)과; 상기 금속막 제2패턴(51a)상에 형성된 금속판(53)과; 상기 각 금속막 제1패턴(51)상에 형성된 다수의 리드(54)들을 갖춘 반도체 칩 패키지를 제공한다.
상기 본발명의 목적을 달성하기 위하여, 다수개의 패드(41, 41a)를 상면에 가진 반도체 칩(40)상에, 상기 각 패드(41, 41a)들의 상면이 노출되도록 보호막(42)을 형성하는 공정과; 상기 패드(41,41a)들 상에 금속막 제1패턴(51)을 형성하는 공정과; 상기 보호막(42)상에, 상기 금속막 제1패턴(51)들중의 적어도 하나에 연결되도록 금속막 제2패턴(51a)을 형성하는 공정과; 상기 금속막 제1패턴(51)상에 리드(54)를 형성하는 공정을 포함하고 상기 금속막 제2패턴(51a)은 금속막 패드(41a)의 적어도 2배의 면적을 갖도록 형성하는 반도체 칩 패키지 제조방법을 제공한다.
도 1은 종래 반도체 칩 패키지의 상면을 도시한 평면도.
도 2는 도1의 반도체 칩 패키지의 II-II선에 따른 종단면도.
도 3a∼3h는 종래 반도체 칩 패키지 제조 방법을 설명하기 위한, 반도체 칩 패키지의 공정 단면도.
도 4은 본발명의 반도체 칩 패키지의 상면을 도시한 평면도.
도 5a 내지 도5g는 본 발명에 의한 반도체 칩 패키지의 제조방법을 설명하기 위한, 반도체 칩 패키지의 공정순서도.
** 도면의 주요부분에 대한 부호설명 **
10 : 반도체 칩 11 : 패드
12 : 보호막 13 : 리드
14 : 인쇄회로기판 40 : 반도체 칩
41, 41a : 패드 42 : 보호막
43 : 와이어 51 : 금속막 제1패턴
51a : 금속막 제2패턴 53 : 금속판
54 : 리드 55, 55a : 티타늄 텅스텐막 패턴
56, 56a : 금막 패턴 57 : 니켈막 플레이트
58 : 금막 플레이트 59 : 니켈막
60 : 금막
이하, 본 발명에 의한 반도체 칩 패키지에 대해 설명한다.
도 4는 본 발명에 의한 반도체 칩 패키지 상면의 평면도이며, 리드를 형성하기 이전의 모습을 도시하였다.
반도체 칩(40)의 상면 가장자리에 다수의 패드(41,41a)들이 서로 소정간격 이격되어 배열되어 있다. 상기 패드(41, 41a)부를 제외한 상기 반도체 칩(40)의 상면에는 보호막(42)이 형성되어 있다. 상기 패드(41, 41a)상에는 금속막 제1 패턴(51)이 형성되어 있고, 상기 보호막의 상면(42)에는 금속막 제2 패턴(51a)이 형성되어 있다. 상기 금속막 제2패턴(51a)는 적어도 하나의 패드(41a)상의 상기 금속막 제1 패턴(51)로부터 연장형성되어 있다. 따라서 상기 금속막 제2패턴(51a)는 다수의 패드중의 적어도 하나의 패드(41a)에 전기적으로 연결되어 있다. 상기 금속막 제2패턴(51a)에 연결되어 있는 상기 패드(41a)는 그라운드 전압이 인가되는 패드일 수도 있고, 또한 전원전압이 인가되는 패드일 수도 있다. 한편, 만일 반도체 칩 상에 형성된 패드들 중 동일한 신호를 입출력 하기 위한 패드(41a)가 하나이상 형성되어 있다면, 그러한 패드(41a)들을 모두 상기 금속막 제2패턴(51a)에 연결하도록 형성하여도 된다. 도4에서 도시한 바와 같이, 본발명의 실시례에서는 그라운드 전압이 인가되는 패드(41a)가 두 개 형성되어 있으며, 두 개의 그라운드 전압 인가용 패드(41a)가 모두 상기 금속막 제2패턴(51a)에 연결되어 있다.
또한 상기 금속막 제2패턴(51a)은 다른 패드들(41)상의 금속막 제1패턴(51)과는 소정 거리 떨어져 있다.
또한, 상기 금속막 제2패턴(51a)상의 소정부위에는 금속판(53)이 형성되어 있다.
또한, 도4에는 도시되어 있지 않으나, 도5g에 도시한 바와 같이, 상기 각 금속막 제1패턴(51)상에는 리드(54)가 형성되어 있고, 상기 리드(54)는 금으로 된 와이어(43)와 상기 와이어(43) 외표면에 피복된 니켈막(59)과 금막(60)으로 구성되어 있다.
본발명의 반도체 칩 패키지가 열을 외부로 잘 방출할 수 있으며, 리드간 신호의 노이즈를 줄이는 원리는 다음과 같다.
상기 금속막 제2패턴(51a)이 그라운드 전압용 패드(41a) 또는 전원전압용 패드에 연결되어 있고, 또한 보호막(42)의 상면, 즉 반도체 패키지의 패드부를 제외한 거의 전면에 부착되어 있기 때문에, 반도체 칩이 동작하는 도중 발생한 열이 상기 패드(41a)를 따라 금속막 제2패턴(51a)으로 전달되고, 상기 금속막 제2패턴(51a)상의 금속판(53)을 통하여 열이 외부로 잘 방출될 수 있다. 따라서, 상기 금속막 제2패턴(51a) 및 금속판(53)의 넓이는 넓을수록 좋으며, 그 넓이는 적어도 각 패드들(41, 41a) 면적의 2배이상이 되도록 하는 것이 바람직하다.
다음으로 본발명의 반도체 칩 패키지의 제조공정에 대해 설명하면 다음과 같다.
도5a와 같이 반도체 칩(40)을 준비한다. 상기 반도체 칩(40)의 상면 가장자리에는 다수개의 패드(41, 41a)가 형성되어 있다. 상기 반도체 칩(40) 및 상기 패드(41) 전체에 보호막(42)을 덮은 다음, 상기 보호막(42)를 패터닝하여 상기 패드(41, 41a)들이 노출되도록 개방부를 형성한다.
다음으로, 상기 도5a의 전체구조위에, 텅스텐티타늄막(미도시)을 형성한 다음, 패터닝하여 도5b와 같은 구조를 만든다. 도5b의 단면도와 상응하는 평면도는 도5c와 같다. 즉 상기 반도체 칩(40)의 상면 가장자리에 형성된 다수의 패드(41, 41a)들의 상면에 텅스텐 티타늄막 패턴(55)이 형성되어 있고, 상기 상기 보호막(42)의 상면에 텅스텐티타늄막 패턴(55a)이 형성되어 있다. 상기 텅스텐 티타늄막 패턴(55a)은 적어도 하나의 패드(41a)상의 텅스텐 티타늄막 패턴(55)으로부터 연장형성되어 있고, 결과적으로 적어도 하나의 패드(41a)와 연결되어 있다. 상기 텅스텐 티타늄막 패턴(55a)는 다른 텅스텐 티타늄막 패턴(55)들과는 소정 간격 이격되어 전기적으로 분리되어 있다.
다음으로, 상기 텅스텐 티타늄막 패턴들(55, 55a)의 상면에 대응되는 패턴으로 금막 패턴(56, 56a)을 형성하여 도5d의 구조를 만든다.
한편, 상기 도5d의 구조에서 도시된 텅스텐 티타늄막 패턴(55, 55a)들과 금막 패턴들(56,56a)은, 도5a의 구조위에 텅스텐 티타늄막(미도시), 금막(미도시)를 순차적으로 형성한 후, 상기 텅스텐티타늄막, 금막을 동일한 마스크를 이용하여 일시에 식각함으로써 형성할 수도 있다. 상기 다수의 패드(41,41a)상에 형성된, 텅스텐 티타늄막 패턴(55)과 금막 패턴(56)의 적층구조를 합하여 이후 금속막 제1패턴(51)으로 칭한다. 또한 상기 텅스텐 티타늄막 패턴(55a)와 그 상면의 금막 패턴(56a)를 합하여 이후 금속막 제2패턴(51a)으로 칭한다.
다음으로, 도5e와 같이 금속막 제2패턴(51a)상의 소정부위에 니켈막(57)과 금막(58)으로 적층된 금속판(53)을 형성한다. 상기 니켈막(57)과 금막(58)의 형성방법은 스퍼터링 증착법 등의 일반적인 박막형성방법과 리소그라피법 등을 이용하여 형성할 수 있다. 또한 니켈 플레이트 또는 금 플레이트 등을 따로 제작하여 열압착법 등에 의하여, 부착하는 방법도 가능하다. 도5f는 도5e구조에 상응하는 평면도이다.
다음으로, 도5g와 같이, 상기 패드(41, 41a) 상부에 형성된 제1금속막 패턴(51)에 금으로 된 와이어를 부착(attaching or bonding)한 후 구부려서(bending, shaping) 금 와이어(43)를 형성한다. 다음으로, 상기 금 와이어(43)의 외표면에 리드이 기계적 강도를 높이기 위하여 니켈막(59)을 피복하고, 상기 니켈막(59)의 외표면에 상기 니켈막(59)의 산화를 방지하기 위하여 금막(60)을 피복함으로써, 리드(54)를 형성한다. 상기의 도5a 내지 도5g의 공정을 통하여 본발명의 반도체 칩 패키지 제조방법이 완료된다.
상기한 바와 같은 본 발명에 의한 반도체 칩 패키지는 반도체 칩상에 형성된 본딩패드 중에서 적어도 하나의 패드와 연결되고, 나머지 패드들과는 전기적으로 격리되어 있는 금속패턴을 반도체 칩 상의 보호막 위에 형성함으로써, 반도체 칩에서 발생된 열을 외부로 용이하게 방출할 수 있고, 이로 인해 신호선(리드) 간의 잡음을 감소시킬수 있는 효과가 있다. 그로 인하여, 반도체 칩의 동작 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (7)

  1. 상면에 다수개의 패드(41, 41a)를 가진 반도체 칩(40)과;
    상기 반도체 칩(40)상에 형성되고, 상기 패드(41, 41a)부들에서 개방되어 있는 보호막(42)과;
    상기 패드(41, 41a)들의 상면에 형성된 금속막 제1패턴(51)과;
    상기 금속막 제1패턴(51)들중의 적어도 하나의 패드(41a)상의 금속막 제1패턴(51)에서 연장형성되어 상기 보호막(42)상에 까지 형성되고, 적어도 상기 패드(41a) 면적의 2배 이상의 크기를 갖는 금속막 제2패턴(51a)과;
    상기 각 금속막 제1패턴(51)상에 형성된 다수의 리드(54)들을 갖춘 반도체 칩 패키지.
  2. 제 1 항에 있어서, 상기 금속막 제2패턴(51a)상에 금속판(53)을 갖는 반도체 칩 패키지.
  3. 제1항에 있어서, 상기 금속막 제2패턴(51a)과 전기적으로 연결된 적어도 하나의 패드(41a)는 그라운드 전압 인가용 패드인 것을 특징으로 하는 반도체 칩 패키지.
  4. 제1항에 있어서, 상기 금속막 제2패턴(51a)과 전기적으로 연결된 적어도 하나의 패드(41a)는 전원전압 인가용 패드인 것을 특징으로 하는 반도체 칩 패키지.
  5. 제1항에 있어서, 상기 금속막 제2패턴(51a)과 전기적으로 연결되는 패드(41a)는 2개 이상이고, 상기 패드(42a)은 동일한 신호를 반도체 칩에/칩으로부터 입출력하기 위한 패드들이고, 상기 패드들(41a)는 그라운드 전압 인가용 패드인 것을 특징으로 하는 반도체 칩 패키지.
  6. 다수개의 패드(41, 41a)를 상면에 가진 반도체 칩(40)상에, 상기 각 패드(41, 41a)들의 상면이 노출되도록 보호막(42)을 형성하는 공정과;
    상기 패드(41,41a)들 상에 금속막 제1패턴(51)을 형성하는 공정과;
    상기 보호막(42)상에, 상기 금속막 제1패턴(51)들중의 적어도 하나에 연결되도록 금속막 제2패턴(51a)을 형성하는 공정과;
    상기 금속막 제1패턴(51)상에 리드(54)를 형성하는 공정을 포함하는 반도체 칩 패키지 제조방법.
  7. 제6항에 있어서, 상기 금속막 제1패턴(51)을 형성하는 공정과, 상기 금속막 제2패턴(51a)을 형성하는 공정을 동시에 진행하는 것을 특징으로 하는 반도체 칩 패키지 제조방법.
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