KR20010094721A - method for manufacturing of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 소자의 제조공정에 관한 것으로, 특히 듀얼다마신(Dual Damascene)공정을 사용하여 금속배선과 MIM 구조를 갖는 커패시터를 동시에 제조하는데 적당한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing process of a semiconductor memory device, and more particularly, to a method of manufacturing a semiconductor device suitable for simultaneously manufacturing a capacitor having a metal interconnection and a MIM structure using a dual damascene process.
일반적으로 반도체 장치의 금속배선 구조가 다층화됨에 따라 콘택홀 또는 비아홀은 횡(橫)방향과 같은 비율로 종(縱)방향의 기하학적 사이즈를 축소하기가 어려워져서 에스펙트 비(aspect ratio)가 증대하고 있다.In general, as the metallization structure of the semiconductor device is multilayered, the contact hole or the via hole becomes difficult to reduce the geometrical size in the longitudinal direction at the same ratio as the transverse direction, thereby increasing the aspect ratio. have.
이에 따라 기존의 금속배선층 형성방법을 사용하는 경우, 비평탄화, 불량한 단차 피복성(step coverage), 금속 단락, 낮은 수율 및 신뢰성의 열화 등과 같은 문제점들이 발생하게 된다.Accordingly, when using the conventional metallization layer forming method, problems such as unplanarization, poor step coverage, metal short circuit, low yield, and deterioration of reliability occur.
이러한 문제점들을 해결하기 위한 새로운 배선기술로서 콘택홀의 매몰과 금속배선층을 동시에 형성하는 소위, 이중 다마신 공정이 제안되었다.As a new wiring technology to solve these problems, a so-called dual damascene process for simultaneously forming a buried contact hole and a metal wiring layer has been proposed.
이러한 이중 다마신 구조의 금속 증착은 알루미늄(Al)이나 구리(Cu) 증착 공정을 사용하는 것이 가장 유력하며, Al 공정을 적용할 경우에는 CVD(Chemical Vapor Deposition)/PVD(Physical Vapor Deposition) 연속 증착 공정을 이용하여 Al 플러그(plug)나 Al 라인(line)을 형성하고 있다.The metal deposition of the dual damascene structure is most likely to use an aluminum (Al) or copper (Cu) deposition process, the chemical vapor deposition (CVD) / physical vapor deposition (PVD) continuous deposition when the Al process is applied Al plugs or Al lines are formed using the process.
한편, 아날로그(analog) 공정에서 사용되는 커패시터는 전압 증가에 따른 커패시턴스(capacitance)의 변화가 없어야 하나, PIP(Poly Insulator Poly) 구조의 커패시터는 듀얼 게이트 옥사이드(dual gate oxide) 공정을 채용함에 따라 게이트의 도핑(doping) 농도가 기존의 기술에서보다 감소하여 전압 증가에 따른 디플레이션(depletion) 증가로 인하여 커패시턴스의 감소가 크게 발생하여 최근에는 이러한 디플레이션이 발생하지 않는 MIM(metal Insulator Metal) 구조를 갖는 커패시터를개발하여 사용하고 있다.On the other hand, the capacitor used in the analog process should not have a change in capacitance due to the increase in voltage, but the capacitor of a poly insulator poly (PIP) structure uses a dual gate oxide process. Capacitors with metal insulator metal (MIM) structures that do not cause such deflation due to a large decrease in capacitance due to an increase in deflation due to voltage increase due to a decrease in the doping concentration of the conventional technology. Has been developed and used.
도 1은 일반적인 MIM 구조를 갖는 커패시터를 나타낸 구조단면도이다.1 is a structural cross-sectional view showing a capacitor having a general MIM structure.
도 1에 도시한 바와 같이, 반도체 기판(11)상에 절연막(12)이 형성되어 있고, 상기 절연막(12)상에 커패시터의 하부전극용 제 1 금속막(13)이 형성되어 있으며, 상기 제 1 금속막(13)상에 유전체막(14)이 형성되어 있고, 상기 유전체막(14)상에 커패시터의 상부전극용 제 2 금속막(15)이 형성되어 있다.As shown in FIG. 1, an insulating film 12 is formed on a semiconductor substrate 11, and a first metal film 13 for lower electrodes of a capacitor is formed on the insulating film 12. The dielectric film 14 is formed on the first metal film 13, and the second metal film 15 for the upper electrode of the capacitor is formed on the dielectric film 14.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 2a 내지 도 2c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.2A to 2C are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 제 1 절연막(22)을 형성하고, 상기 제 1 절연막(22)상에 하부 전극용 제 1 금속막(23)을 형성하고, 상기 제 1 금속막(23)상에 유전체막(24)을 형성한다.As shown in FIG. 2A, a first insulating film 22 is formed on the semiconductor substrate 21, and a first metal film 23 for lower electrodes is formed on the first insulating film 22. One dielectric film 24 is formed on the metal film 23.
이어, 상기 유전체막(24)에 포토 및 식각공정을 실시하여 선택적으로 제거하고, 상기 선택적으로 제거된 유전체막(24)상에 상부 전극용 제 2 금속막(25)을 형성한다.Then, the dielectric film 24 is selectively removed by performing a photo and etching process, and the second metal film 25 for the upper electrode is formed on the selectively removed dielectric film 24.
도 2b에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 유전체막(24)의 표면이 소정부분 노출되도록 상기 제 2 금속막(25)을 선택적으로 제거한다.As shown in FIG. 2B, the second metal layer 25 is selectively removed to expose a predetermined portion of the surface of the dielectric layer 24 through photo and etching processes.
도 2c에 도시한 바와 같이, 상기 선택적으로 제거된 제 2 금속막(25)을 포함한 반도체 기판(21)의 전면에 제 2 절연막(26)을 형성하고, 포토 및 식각공정을 통해 상기 제 2 금속막(25)의 표면이 노출되도록 상기 제 2 절연막(26)을 선택적으로 제거하여 콘택홀을 형성한다.As shown in FIG. 2C, a second insulating layer 26 is formed on the entire surface of the semiconductor substrate 21 including the selectively removed second metal layer 25, and the second metal is formed through photo and etching processes. The second insulating layer 26 is selectively removed to expose the surface of the film 25 to form contact holes.
이어, 상기 콘택홀을 포함한 반도체 기판(21)의 전면에 금속배선용 제 3 금속막(27)을 증착한 후, 상기 제 3 금속막이 상기 콘택홀 내부에만 남도록 전면에 평탄화 공정을 실시한다.Subsequently, after the third metal film 27 for metal wiring is deposited on the entire surface of the semiconductor substrate 21 including the contact hole, a planarization process is performed on the entire surface such that the third metal film remains only inside the contact hole.
도 3a 내지 도 3e는 종래의 다른 실시예에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.3A through 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the related art.
도 3a에 도시한 바와 같이, 반도체 기판(31)상에 제 1 절연막(32)을 형성하고, 포토 및 식각공정을 통해 상기 제 1 절연막(32)을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트랜치를 형성한다.As shown in FIG. 3A, a trench having a predetermined depth from a surface is formed by forming a first insulating film 32 on the semiconductor substrate 31 and selectively removing the first insulating film 32 through a photo and etching process. To form.
이어, 상기 트랜치를 포함한 반도체 기판(31)의 전면에 금속배선용 제 1 금속막(33)을 형성하고, 상기 제 1 금속막(33)이 상기 트랜치의 내부에만 남도록 전면에 평탄화 공정을 실시한다.Subsequently, a first metal film 33 for metal wiring is formed on the entire surface of the semiconductor substrate 31 including the trench, and a planarization process is performed on the entire surface such that the first metal layer 33 remains only inside the trench.
도 3b에 도시한 바와 같이, 상기 제 1 금속막(33)을 포함한 반도체 기판(31)의 전면에 제 2 절연막(34)을 형성하고, 포토 및 식각공정을 통해 상기 제 1 금속막(33)의 표면이 소정부분 노출되도록 제 2 절연막(34)을 선택적으로 제거하여 이중 다마신 구조를 갖는 콘택홀(35)을 형성한다.As shown in FIG. 3B, a second insulating film 34 is formed on the entire surface of the semiconductor substrate 31 including the first metal film 33, and the first metal film 33 is formed through photo and etching processes. The second insulating layer 34 is selectively removed to expose a predetermined portion of the surface of the second insulating layer 34 to form a contact hole 35 having a double damascene structure.
도 3c에 도시한 바와 같이, 상기 콘택홀(35)을 포함한 반도체 기판(31)의 전면에 하부 전극용 제 2 금속막(36)을 형성하고, 상기 제 2 금속막(36)상에 유전체막(37)을 형성한다.As shown in FIG. 3C, a second metal film 36 for lower electrodes is formed on the entire surface of the semiconductor substrate 31 including the contact hole 35, and a dielectric film is formed on the second metal film 36. (37) is formed.
도 3d에 도시한 바와 같이, 상기 유전체막(37)상에 상부전극용 제 3 금속막(38)을 형성하고, 상기 제 2 절연막(34)의 상부 표면을 에칭 앤드 포인트로 하여 전면에 CMP 공정을 실시하여 상기 제 3 금속막(38) 및 유전체막(37) 그리고 제 2 금속막(36)을 차례로 연마하여 이중 다마신 구조를 갖는 콘택홀(35)의 내부에 MIM 구조를 갖는 커패시터를 제조한다.As shown in FIG. 3D, a third metal film 38 for upper electrodes is formed on the dielectric film 37, and the CMP process is performed on the entire surface with the upper surface of the second insulating film 34 as an etching point. The third metal film 38, the dielectric film 37, and the second metal film 36 are sequentially polished to fabricate a capacitor having a MIM structure in the contact hole 35 having a double damascene structure. do.
도 3e에 도시한 바와 같이, 상기 커패시터가 형성된 반도체 기판(31)의 전면에 제 3 절연막(39)을 형성하고, 상기 제 2 금속막(36) 및 제 2 금속막(38)과 전기적으로 연결하기 위해 제 3 절연막(39)을 선택적으로 제거하여 콘택홀을 형성한다.As shown in FIG. 3E, a third insulating film 39 is formed on the entire surface of the semiconductor substrate 31 on which the capacitor is formed, and is electrically connected to the second metal film 36 and the second metal film 38. In order to do this, the third insulating film 39 is selectively removed to form a contact hole.
이어, 상기 콘택홀을 포함한 반도체 기판(31)의 전면에 금속배선용 제 4 금속막(40)을 형성한 후, 상기 콘택홀의 내부에만 남도록 전면에 평탄화 공정을 실시한다.Subsequently, after forming the fourth metal film 40 for metal wiring on the entire surface of the semiconductor substrate 31 including the contact hole, a planarization process is performed on the entire surface so that only the inside of the contact hole remains.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.However, in the conventional method of manufacturing a semiconductor device as described above has the following problems.
첫째, MIM 구조를 갖는 커패시터를 제조하기 위하여 BEOL(Back End Of Line) 공정에 별도의 배선층(layer)의 형성 공정이 추가되므로 별도의 마스크가 필요하고 공정 비용이 증가함과 동시에 공정이 복잡하다.First, in order to manufacture a capacitor having a MIM structure, a process of forming a separate wiring layer is added to the back end of line (BEOL) process, and thus a separate mask is required and the process cost increases and the process is complicated.
둘째, 별도의 공정에 의해 커패시터가 형성된 배선층 하부의 배선과 상부의 배선 사이를 연결하기 때문에 콘택 저항이 증가한다.Second, the contact resistance is increased because a connection between the wiring under the wiring layer and the wiring above the capacitor layer is formed by a separate process.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 별도의 공정을 추가하여 금속배선을 형성하지 않고 MIM 구조를 갖는 커패시터와 동시에 금속배선을 형성함으로서 공정 비용을 줄이고 공정을 간소화시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the conventional problems as described above by adding a separate process to form a metal wiring at the same time with a capacitor having a MIM structure without forming a metal wiring to reduce the process cost and simplify the process Its purpose is to provide a method for manufacturing a semiconductor device.
도 1은 일반적인 MIM 구조를 갖는 커패시터를 나타낸 구조단면도1 is a structural cross-sectional view showing a capacitor having a general MIM structure
도 2a 내지 도 2c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도2A through 2C are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.
도 3a 내지 도 3e는 종래의 다른 실시예에 의한 반도체 소자의 제조방법을 나타낸 공정단면도3A through 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the related art.
도 4a 내지 도 4f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도4A to 4F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
41 : 반도체 기판 42 : 제 1 절연막41 semiconductor substrate 42 first insulating film
43 : 제 1 금속막 44 : 제 2 절연막43: first metal film 44: second insulating film
45 : 유전체막 46 : 제 3 절연막45 dielectric film 46 third insulating film
47 : 콘택홀 48 : 제 2 금속막47: contact hole 48: second metal film
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상의 제 1 절연막을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 트랜치의 내부에 금속배선 및 하부전극용 제 1 금속막을 형성하는 단계와, 상기 반도체 기판상에 상기 제 1 금속막의 표면이 소정부분 노출되는 제 2 절연막을 형성하는 단계와, 상기 반도체 기판의 전면에 유전체막 및 제 3 절연막을 형성하는 단계와, 상기 유전체막의 표면이 소정부분 노출되도록 상기 제 3 절연막을 선택적으로 제거하는 단계와, 상기 노출된 유전체막을 선택적으로 제거하는 단계와, 상기 유전체막 및 제 1 금속막의 표면이 소정부분 노출되도록 제 3, 제 2 절연막을 선택적으로 제거하여 이중 다마신 구조를 갖는 콘택홀을 형성하는 단계와, 상기 콘택홀의 내부에 상부전극 및 금속배선용 제 2 금속막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention for achieving the above object is to form a trench having a predetermined depth by selectively removing the first insulating film on the semiconductor substrate, the metal wiring and the lower electrode in the trench Forming a first metal film for forming a metal, forming a second insulating film having a predetermined portion of the surface of the first metal film exposed on the semiconductor substrate, and forming a dielectric film and a third insulating film on the entire surface of the semiconductor substrate. Selectively removing the third insulating film to expose a predetermined portion of the surface of the dielectric film, selectively removing the exposed dielectric film, and exposing a predetermined portion of the surface of the dielectric film and the first metal film. Selectively removing third and second insulating layers to form a contact hole having a double damascene structure; Characterized in that the formed therein comprising the step of forming the upper electrode film and the second metal wiring metal.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 4a 내지 도 4f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.4A to 4F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도 4a에 도시한 바와 같이, 반도체 기판(41)상에 제 1 절연막(42)을 형성하고, 포토 및 식각공정을 통해 상기 제 1 절연막(42)을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트랜치를 형성한다.As shown in FIG. 4A, a trench having a predetermined depth from a surface is formed by forming a first insulating film 42 on the semiconductor substrate 41 and selectively removing the first insulating film 42 through a photo and etching process. To form.
이어, 상기 트랜치를 포함한 반도체 기판(41)의 전면에 금속배선과 커패시터의 하부전극용 제 1 금속막(43)을 형성하고, 상기 제 1 금속막(43)이 상기 트랜치의 내부에만 남도록 평탄화 공정을 실시한다.Subsequently, a first metal film 43 for metal wiring and a lower electrode of the capacitor is formed on the entire surface of the semiconductor substrate 41 including the trench, and the planarization process is performed such that the first metal film 43 remains only inside the trench. Is carried out.
도 4b에 도시한 바와 같이, 상기 제 1 금속막(43)을 포함한 반도체 기판(41)의 전면에 제 2 절연막(44)을 형성하고, 포토 및 식각공정을 통해 상기 제 1 금속막(43)의 표면이 소정부분 노출되도록 상기 제 2 절연막(44)을 선택적으로 제거한다.As shown in FIG. 4B, a second insulating film 44 is formed on the entire surface of the semiconductor substrate 41 including the first metal film 43, and the first metal film 43 is formed through photo and etching processes. The second insulating film 44 is selectively removed to expose a portion of the surface of the film.
이어, 상기 반도체 기판(41)의 전면에 커패시터의 유전체 및 듀얼 다마신 공정의 에치 스톱(etch stop)용 유전체막(45)을 형성하고, 상기 유전체막(45)상에 제 3 절연막(46)을 형성한다.Subsequently, the dielectric film 45 for the etch stop of the capacitor and the dual damascene process is formed on the entire surface of the semiconductor substrate 41, and the third insulating film 46 is formed on the dielectric film 45. To form.
도 4c에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 유전체막(45)의 표면이 소정부분 노출되도록 상기 제 3 절연막(46)을 선택적으로 제거한다.As shown in FIG. 4C, the third insulating layer 46 is selectively removed to expose a predetermined portion of the surface of the dielectric layer 45 through photo and etching processes.
도 4d에 도시한 바와 같이, 상기 선택적으로 제거된 제 3 절연막(46)을 마스크로 이용하여 상기 노출된 유전체막(45)을 선택적으로 제거한다.As shown in FIG. 4D, the exposed dielectric film 45 is selectively removed using the selectively removed third insulating film 46 as a mask.
도 4e에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 제 3 절연막(46) 및 제 2 절연막(44)을 선택적으로 제거하여 듀얼 다마신 구조를 갖는 콘택홀(47)을 형성한다.As shown in FIG. 4E, the third insulating layer 46 and the second insulating layer 44 are selectively removed through a photo and etching process to form a contact hole 47 having a dual damascene structure.
여기서 상기 제 3 절연막(46)이 선택적으로 제거되어 상기 유전체막(45)의표면이 노출된 부분은 커패시터의 하부전극이 형성될 영역이 되고, 상기 제 3 절연막(46) 및 제 2 절연막(44)이 선택적으로 제거된 부분은 하부배선과 상부배선을 연결하는 콘택 영역이다.In this case, the third insulating layer 46 is selectively removed to expose a portion of the surface of the dielectric layer 45 to form a region in which the lower electrode of the capacitor is to be formed. The third insulating layer 46 and the second insulating layer 44 The portion where) is selectively removed is a contact region connecting the lower wiring and the upper wiring.
도 4f에 도시한 바와 같이, 상기 콘택홀(47)을 포함한 반도체 기판(41)의 전면에 커패시터의 상부 전극 및 금속배선용 제 2 금속막(48)을 형성한 후 평탄화 공정을 진행한다.As shown in FIG. 4F, the upper electrode of the capacitor and the second metal film 48 for metal wiring are formed on the entire surface of the semiconductor substrate 41 including the contact hole 47, and then the planarization process is performed.
이상에서와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.As described above, the method of manufacturing a semiconductor device according to the present invention has the following effects.
즉, MIM 구조를 갖는 커패시터와 금속배선을 형성할 때 별도의 공정을 통해 금속배선을 형성하지 않고 듀얼 다마신 구조를 이용하여 동시에 형성함으로서 공정을 단순화시킬 수 있고, 이로 인하여 제조 비용을 줄일 수 있다.That is, when forming a capacitor and a metal wiring having a MIM structure, a separate process is used to form the metal wiring at the same time without using a separate damascene structure, thereby simplifying the process, thereby reducing manufacturing costs. .
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| KR100691961B1 (en) * | 2005-12-14 | 2007-03-09 | 동부일렉트로닉스 주식회사 | Semiconductor device and manufacturing method thereof |
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