KR100800823B1 - Method for forming via hole of semiconductor device with mim type capacitor - Google Patents

Method for forming via hole of semiconductor device with mim type capacitor Download PDF

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Abstract

A method for fabricating an interconnection in a semiconductor device with an MIM(metal insulator metal) capacitor is provided to normally form a via hole between electrodes with a step caused by an etch control layer when a via hole etch process is simultaneously performed on the upper and lower electrodes of an interlayer dielectric by additionally forming an etch control layer on the upper electrode of a capacitor wherein the etch control layer has etch selectivity with respect to the interlayer dielectric. A lower metal layer, an insulator thin film(104a) and an upper metal layer are sequentially formed on an interlayer dielectric of a semiconductor substrate. An etch control layer(108a) is additionally formed on the upper metal layer, having etch selectivity with respect to an interlayer dielectric(110) to be formed afterward. The etch control layer, the upper metal layer and the insulator thin film are patterned. The interlayer dielectric is formed on the resultant structure. The interlayer dielectric and the etch control layer are etched to form a via hole(112) exposing the surface of the upper metal layer while the interlayer dielectric is etched to form a via hole exposing the surface of the lower metal layer. A gap-fill metal layer is filled in the via hole to form a via, and an interconnection connected to the via is formed on the interlayer dielectric. The etch control layer can be made of an insulation layer having etch selectivity with respect to the interlayer dielectric having the via hole.

Description

ＭＩＭ 커패시터를 갖는 반도체 소자의 배선 제조 방법{METHOD FOR FORMING VIA HOLE OF SEMICONDUCTOR DEVICE WITH MIM TYPE CAPACITOR}METHOD FOR FORMING VIA HOLE OF SEMICONDUCTOR DEVICE WITH MIM TYPE CAPACITOR

도 1은 종래 기술에 의한 MIM 커패시터를 갖는 반도체 소자의 배선 구조를 나타낸 수직 단면도,1 is a vertical cross-sectional view showing a wiring structure of a semiconductor device having a MIM capacitor according to the prior art;

도 2a 내지 도 2e는 종래 기술에 의한 MIM 커패시터를 갖는 반도체 소자의 배선 제조 공정을 순차적으로 나타낸 공정 순서도,2A to 2E are process flowcharts sequentially showing a wiring manufacturing process of a semiconductor device having a MIM capacitor according to the prior art;

도 3은 본 발명에 따른 MIM 커패시터를 갖는 반도체 소자의 배선 구조를 나타낸 수직 단면도,3 is a vertical sectional view showing a wiring structure of a semiconductor device having a MIM capacitor according to the present invention;

도 4a 내지 도 4f는 본 발명에 따른 MIM 커패시터를 갖는 반도체 소자의 배선 제조 공정을 순차적으로 나타낸 공정 순서도.Figures 4a to 4f is a process flow chart sequentially showing a wiring manufacturing process of a semiconductor device having a MIM capacitor according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100, 110 : 층간 절연막 102 : 하부 전극100, 110: interlayer insulating film 102: lower electrode

104, 104a : 절연체 박막 106 : 상부 금속막104, 104a: insulator thin film 106: upper metal film

106a : 상부 금속 108, 108a : 식각 조절막106a: upper metal 108, 108a: etching control film

112 : 비아홀 114 : 비아112: via hole 114: via

116 : 배선 116: wiring

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 금속(Metal)/ 절연체(Insulator)/ 금속(Metal) 구조의 커패시터에서 하부 전극 및 상부 전극에 함께 비아홀을 형성할 때 전극 단차에 의한 식각 손상을 줄일 수 있는 MIM 커패시터를 갖는 반도체 소자의 배선 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. In particular, in a capacitor having a metal / insulator / metal structure, the etching damage caused by the electrode step is prevented when the via holes are formed in the lower electrode and the upper electrode together. The present invention relates to a wiring manufacturing method of a semiconductor device having a MIM capacitor which can be reduced.

현재, 반도체 소자의 로직 회로에서 사용되는 커패시터는 PIP(Polysilicon/Insulator/Polysilicon)와 MIM(Metal/Insulator/Metal)가 주로 사용되고 있다. 이러한 커패시터는 MOS형 커패시터나 정션 커패시터(junction capacitor)와는 달리 바이어스에 독립적이므로 정밀성이 요구된다. Currently, PIP (Polysilicon / Insulator / Polysilicon) and MIM (Metal / Insulator / Metal) are mainly used as capacitors used in logic circuits of semiconductor devices. Unlike MOS capacitors and junction capacitors, these capacitors are bias-independent, requiring precision.

PIP 구조의 커패시터는 하부 전극 및 상부 전극이 폴리실리콘으로 이루어져 있기 때문에 전극과 절연체 박막 계면 사이에 자연 산화막이 형성된다. 이러한 자연 산화막은 누설 전류의 원인이 되어 결국 커패시터의 용량을 줄이는 원인으로 작용하게 된다.In the capacitor having the PIP structure, since the lower electrode and the upper electrode are made of polysilicon, a natural oxide film is formed between the electrode and the insulator thin film interface. Such a natural oxide film causes leakage current, which in turn reduces the capacity of the capacitor.

이에 반하여, MIM 구조의 커패시터는 비저항이 작고 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 전압 계수(voltage coefficient) 및 온도 계수(temperature coefficient)가 PIP 커패시터보다 양호하다는 장점 때문에 고성능 회로에 많이 사용되고 있다.In contrast, capacitors of the MIM structure have been widely used in high performance circuits because of their low resistivity and no parasitic capacitance due to depletion.

도 1은 종래 기술에 의한 MIM 커패시터를 갖는 반도체 소자의 배선 구조를 나타낸 수직 단면도이다.1 is a vertical cross-sectional view showing a wiring structure of a semiconductor device having a MIM capacitor according to the prior art.

도 1을 참조하면, 종래 기술에 의한 MIM 커패시터를 갖는 반도체 소자는, 반도체 기판(미도시됨)에 반도체 로직 회로 소자(미도시됨)가 형성되어 있고, 그 위에 층간 절연막(10)이 형성되어 있다. 층간 절연막(10) 상부에는 하부 금속막으로 이루어진 커패시터의 하부 전극(12)이 적층되어 있으며 그 위에 절연체 박막(14) 및 상부 금속막으로 이루어진 커패시터의 상부 전극(16)이 순차적으로 적층되어 있다. 그리고, 커패시터의 구조물 전면에 층간 절연막(18)이 형성되어 있으며, 층간 절연막(18)의 비아홀을 통해 커패시터의 상부 전극(16)과 하부 전극(12)에 각각 수직으로 연결되는 비아(20)가 형성되어 있으며 층간 절연막(18)의 상부면에는 이들 비아(20)와 각각 연결되는 배선(22)이 형성되어 있다.Referring to FIG. 1, in a semiconductor device having a MIM capacitor according to the related art, a semiconductor logic circuit device (not shown) is formed on a semiconductor substrate (not shown), and an interlayer insulating film 10 is formed thereon. have. The lower electrode 12 of the capacitor made of the lower metal film is stacked on the interlayer insulating film 10, and the insulator thin film 14 and the upper electrode 16 of the capacitor made of the upper metal film are sequentially stacked thereon. In addition, an interlayer insulating layer 18 is formed on the entire structure of the capacitor, and vias 20 are connected to the upper electrode 16 and the lower electrode 12 of the capacitor, respectively, through the via holes of the interlayer insulating layer 18. On the upper surface of the interlayer insulating film 18, wirings 22 are formed to be connected to the vias 20, respectively.

도 2a 내지 도 2e는 종래 기술에 의한 MIM 커패시터를 갖는 반도체 소자의 배선 제조 공정을 순차적으로 나타낸 공정 순서도이다.2A to 2E are process flowcharts sequentially illustrating a wiring manufacturing process of a semiconductor device having a MIM capacitor according to the prior art.

도 2a 내지 도 2e를 참조하면, 종래 기술에 의한 MIM 커패시터를 갖는 반도체 소자의 배선 제조 공정은 다음과 같이 진행된다.2A to 2E, a wiring manufacturing process of a semiconductor device having a MIM capacitor according to the related art proceeds as follows.

우선, 도 2a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판 상부에 통상의 반도체 로직 공정을 진행하고 소자 사이의 층간 절연을 위한 층간 절연막(10)을 형성한다. 예를 들어, 층간 절연막(10)은, 고밀도 플라즈마(HDP : High Density Plasma) 방식의 실리콘산화막(SiO2)을 증착하여 형성한다. First, as shown in FIG. 2A, a normal semiconductor logic process is performed on a silicon substrate as a semiconductor substrate, and an interlayer insulating film 10 for interlayer insulation between devices is formed. For example, the interlayer insulating film 10 is formed by depositing a silicon oxide film (SiO 2 ) of a high density plasma (HDP) method.

그리고, 층간 절연막(10) 상부에 하부 금속막으로서, 구리(Cu)를 증착하고, 이를 사진 및 건식 식각 공정으로 패터닝하여 커패시터의 하부 금속(12)을 형성한 다. 하부 금속(12) 상부에 절연체 박막(14)으로서, 실리콘질화막(SiN)을 증착한 후에, 상부 금속막으로서, 티타늄(Ti) 또는 티타늄 질화막(TiN)을 순차적으로 증착한다.Then, copper (Cu) is deposited as a lower metal layer on the interlayer insulating layer 10 and patterned by a photo and dry etching process to form the lower metal 12 of the capacitor. After the silicon nitride film SiN is deposited as the insulator thin film 14 on the lower metal 12, titanium or a titanium nitride film TiN is sequentially deposited as the upper metal film.

그 다음 사진 공정을 진행하여 상부 금속막 상부에 포토레지스트를 도포하고, 노광 및 현상 공정을 진행하여 커패시터의 상부 전극을 정의하기 위한 포토레지스트 패턴(미도시됨)을 형성한다.Then, a photoresist is applied to the upper portion of the upper metal layer, and an exposure and development process are performed to form a photoresist pattern (not shown) for defining the upper electrode of the capacitor.

이어서, 포토레지스트 패턴에 의해 드러난 상부 금속막을 건식 식각 공정, 예를 들어 플라즈마를 이용한 반응성 이온 식각(RIE : Reactive Ion Etching) 공정으로 패터닝하여 커패시터의 상부 전극(16)을 형성한 후에, 그 하부의 절연체 박막(14)도 패터닝한다. 그 다음, 에슁(ashing) 등의 공정으로 포토레지스트 패턴을 제거한다.Subsequently, the upper metal film exposed by the photoresist pattern is patterned by a dry etching process, for example, a reactive ion etching (RIE) process using plasma to form the upper electrode 16 of the capacitor. The insulator thin film 14 is also patterned. Then, the photoresist pattern is removed by a process such as ashing.

계속해서 도 2b에 도시된 바와 같이, 상기 결과물 전면에 층간 절연막(18)으로서, 예를 들어 고밀도 플라즈마(HDP) 방식의 실리콘산화막(SiO2)을 증착한다.Subsequently, as shown in FIG. 2B, a silicon oxide film (SiO 2 ), for example, a high density plasma (HDP) method, is deposited as an interlayer insulating film 18 on the entire surface of the resultant.

도 2c에 도시된 바와 같이, 사진 공정을 진행하여 층간 절연막(18) 상부에 포토레지스트를 도포하고, 노광 및 현상 공정을 진행하여 커패시터의 상부 전극 및 하부 전극과 수직으로 연결되는 비아홀 영역을 정의하기 위한 포토레지스트 패턴(미도시됨)을 형성한다.As shown in FIG. 2C, a photoresist is applied to the upper portion of the interlayer insulating layer 18, and an exposure and development process are performed to define a via hole region perpendicular to the upper and lower electrodes of the capacitor. To form a photoresist pattern (not shown).

포토레지스트 패턴에 의해 드러난 층간 절연막(18)을 건식 식각 공정, 예를 들어 플라즈마를 이용한 반응성 이온 식각(RIE) 공정으로 식각하여 커패시터의 상 부 전극(16)과 하부 전극(12) 표면이 드러나는 비아홀(20)을 각각 형성한 후에, 포토레지스트 패턴을 제거한다.The interlayer insulating layer 18 exposed by the photoresist pattern is etched by a dry etching process, for example, a reactive ion etching (RIE) process using plasma, so that the via hole exposing the surface of the upper electrode 16 and the lower electrode 12 of the capacitor. After the formation of the 20, the photoresist pattern is removed.

그 다음 도 2d에 도시된 바와 같이, 비아홀이 있는 층간 절연막(18)에 텅스텐(W) 등의 갭필 금속막을 물리적기상증착(PVD : Physical Vapor Deposition) 공정으로서, 스퍼터링 방식으로 증착한다. 그리고, 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정을 진행하여 층간 절연막(18) 표면에 갭필 금속막이 제거되고 비아홀내에만 채워지도록 연마한다. 이로 인해 층간 절연막(18)의 비아홀내에 상부 전극(16)과 하부 전극(12)에 각각 수직으로 연결되는 비아(22)가 형성된다.Next, as shown in FIG. 2D, a gap fill metal film such as tungsten (W) is deposited on the interlayer insulating film 18 having the via hole as a physical vapor deposition (PVD) process by sputtering. Then, the chemical mechanical polishing (CMP) process is performed to remove the gap fill metal film on the surface of the interlayer insulating film 18 and to be filled only in the via hole. As a result, vias 22 are formed in the via holes of the interlayer insulating layer 18 to be vertically connected to the upper electrode 16 and the lower electrode 12, respectively.

그리고 나서, 도 2e에 도시된 바와 같이, 층간 절연막(18) 상부에 금속막으로서, 티타늄(Ti) 등을 물리적기상증착(PVD) 공정으로 증착하고, 사진 및 건식 식각 공정으로 금속막을 패터닝하여 상부 전극(16) 및 하부 전극(12)의 비아(22)와 각각 연결되는 배선(24)을 형성한다.Then, as shown in FIG. 2E, titanium (Ti) or the like is deposited on the interlayer insulating film 18 by physical vapor deposition (PVD), and the metal film is patterned by photo and dry etching. Wires 24 connected to the vias 22 of the electrode 16 and the lower electrode 12 are formed.

그런데, 종래 기술에 의한 MIM 커패시터의 배선 제조 공정에 있어서, 상부 전극(16) 및 하부 전극(12)의 비아홀 식각 공정시 절연체박막(14) 및 상부 전극(16)의 두께만큼 단차가 있기 때문에 각 전극(16, 12)의 비아홀 식각을 위한 층간 절연막(18) 식각 두께가 다르다.However, in the wiring manufacturing process of the MIM capacitor according to the prior art, since there is a step by the thickness of the insulator thin film 14 and the upper electrode 16 during the via hole etching process of the upper electrode 16 and the lower electrode 12, The etching thickness of the interlayer insulating layer 18 for the via hole etching of the electrodes 16 and 12 is different.

하지만, 종래 기술에서는 단차가 있는 상부 전극(16) 및 하부 전극(12)의 비아홀 식각 공정을 동시에 진행하기 때문에 상부 전극(16)이 과도 식각되거나 하부 전극(12) 표면까지 비아홀이 정확하게 식각되지 않는다. 이와 같이 비아홀이 전극 부분에서 과도 식각 되거나 전극 표면까지 정확하게 식각 되지 않을 경우 MIM 커패시터와 연결되는 배선의 불량을 초래하게 된다.However, in the related art, since the via hole etching process of the stepped upper electrode 16 and the lower electrode 12 is simultaneously performed, the upper electrode 16 is not excessively etched or the via hole is not accurately etched to the surface of the lower electrode 12. . As such, when the via hole is excessively etched in the electrode portion or not accurately etched up to the electrode surface, a defect in the wiring connected to the MIM capacitor is caused.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 상부 전극 상부면에 식각 조절막을 추가함으로써 층간 절연막에서 상부 전극 및 하부 전극의 비아홀 식각 공정시 식각 조절막에 의해 단차가 있는 전극들 사이의 비아홀을 정상적으로 형성할 수 있는 MIM 커패시터를 갖는 반도체 소자의 배선 제조 방법을 제공하는데 있다.An object of the present invention is to solve the problems of the prior art as described above, by adding an etching control film to the upper surface of the upper electrode, the electrode having a step by the etching control film during the via hole etching process of the upper electrode and the lower electrode in the interlayer insulating film The present invention provides a wiring manufacturing method of a semiconductor device having a MIM capacitor capable of forming a via hole therebetween normally.

상기와 같은 목적을 달성하기 위하여 본 발명은, 하부 금속/절연체 박막/상부 금속이 적층된 커패시터의 배선을 제조하는 방법에 있어서, 반도체 기판의 층간 절연막 상부에 하부 금속, 절연체 박막, 상부 금속을 순차적으로 형성하는 단계와, 상부 금속 상부에 이후 형성될 층간 절연막과 식각 선택성이 있는 식각 조절막을 추가 형성하는 단계와, 식각 조절막, 상부 금속막 및 절연체 박막을 패터닝하는 단계와, 결과물 전면에 층간 절연막을 형성하는 단계와, 층간 절연막 및 식각 조절막을 식각하여 상부 금속 표면이 드러나는 비아홀을 형성하면서, 동시에 층간 절연막을 식각하여 하부 금속 표면이 드러나는 비아홀을 형성하는 단계와, 비아홀에 갭필 금속막을 채워 넣어 비아를 형성하고, 층간 절연막 상부에 비아와 각각 연결되는 배선을 형성하는 단계를 포함한다.In order to achieve the above object, the present invention, in the method of manufacturing a wiring of a capacitor in which the lower metal / insulator thin film / upper metal is laminated, the lower metal, the insulator thin film, the upper metal sequentially on the interlayer insulating film of the semiconductor substrate Forming an upper portion of the upper metal layer; and forming an etch control layer having an etch selectivity on the upper metal, patterning the etch control layer, the upper metal layer, and the insulator thin film; Forming a via hole in which the upper metal surface is exposed by etching the interlayer insulating film and the etching control layer, and simultaneously forming an via hole in which the lower metal surface is exposed by etching the interlayer insulating film; Forming interconnections and wirings respectively connected to vias on the interlayer insulating layer; And a system.

이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도 3은 본 발명에 따른 MIM 커패시터를 갖는 반도체 소자의 배선 구조를 나타낸 수직 단면도이다.3 is a vertical cross-sectional view showing a wiring structure of a semiconductor device having a MIM capacitor according to the present invention.

도 3을 참조하면, 본 발명에 따른 MIM 커패시터를 갖는 반도체 소자는, 반도체 기판(미도시됨)에 반도체 로직 회로 소자(미도시됨)가 형성되어 있고, 그 위에 층간 절연막(100)이 형성되어 있다. 층간 절연막(100) 상부에는 하부 금속막으로 이루어진 커패시터의 하부 전극(102)이 적층되어 있으며 그 위에 절연체 박막(104a) 및 상부 금속막으로 이루어진 커패시터의 상부 전극(106a)이 순차적으로 적층되어 있다. 그리고, 본 발명에 의해 상부 전극(106a) 표면에는 층간 절연막(110)에 비해 식각률이 느린 식각 조절막(108a)이 추가 형성되어 있다. 커패시터의 구조물 전면에는 층간 절연막(110)이 형성되어 있으며, 층간 절연막(110)의 비아홀을 통해 커패시터의 상부 전극(106a)과 하부 전극(102)에 각각 수직으로 연결되는 비아(114)가 형성되어 있으며 층간 절연막(108)의 상부면에는 이들 비아(114)와 각각 연결되는 배선(116)이 형성되어 있다.Referring to FIG. 3, in the semiconductor device having the MIM capacitor according to the present invention, a semiconductor logic circuit device (not shown) is formed on a semiconductor substrate (not shown), and an interlayer insulating film 100 is formed thereon. have. The lower electrode 102 of the capacitor made of the lower metal film is stacked on the interlayer insulating film 100, and the insulator thin film 104a and the upper electrode 106a of the capacitor made of the upper metal film are sequentially stacked thereon. In addition, according to the present invention, an etch control layer 108a having a lower etch rate than the interlayer insulating layer 110 is further formed on the upper electrode 106a. An interlayer insulating layer 110 is formed on the front surface of the capacitor, and vias 114 are vertically connected to the upper electrode 106a and the lower electrode 102 of the capacitor through the via holes of the interlayer insulating layer 110. The upper surface of the interlayer insulating layer 108 is formed with wires 116 connected to the vias 114, respectively.

그러므로, 본 발명에 따라 제조된 MIM 커패시터는, 상부 전극(106a) 표면에 층간 절연막(110)(예를 들어, 실리콘산화막)보다 식각률이 느린 식각 조절막(108a)(예를 들어, 실리콘질화막)을 추가함으로써 층간 절연막(110)의 비아홀 식각 공정시 식각 조절막(108a)에 의해 단차가 있는 상부 전극(106a)과 하부 전극(102)의 비아홀 식각 깊이를 과도 식각하거나 덜 식각하지 않고 정상적으로 조정 할 수 있다.Therefore, the MIM capacitor manufactured according to the present invention has an etching control film 108a (for example, silicon nitride film) on the surface of the upper electrode 106a having a lower etch rate than the interlayer insulating film 110 (for example, silicon oxide film). In the via hole etching process of the interlayer insulating layer 110, the via hole etching depth of the upper electrode 106a and the lower electrode 102 having a step difference may be normally adjusted without excessive etching or less etching. Can be.

도 4a 내지 도 4f는 본 발명에 따른 MIM 커패시터를 갖는 반도체 소자의 배선 제조 공정을 순차적으로 나타낸 공정 순서도이다.4A to 4F are process flowcharts sequentially showing a wiring manufacturing process of a semiconductor device having a MIM capacitor according to the present invention.

이들 도면을 참조하면, 본 발명에 따른 MIM 커패시터를 갖는 반도체 소자의 배선 제조 공정은 다음과 같이 진행된다.Referring to these drawings, a wiring manufacturing process of a semiconductor device having a MIM capacitor according to the present invention proceeds as follows.

우선, 도 4a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판 상부에 통상의 반도체 로직 공정을 진행하고 소자 사이의 층간 절연을 위한 층간 절연막(100)을 형성한다. 예를 들어, 층간 절연막(100)은, 고밀도 플라즈마(HDP) 방식의 실리콘산화막(SiO2)을 증착하여 형성한다. First, as shown in FIG. 4A, a normal semiconductor logic process is performed on a silicon substrate as a semiconductor substrate, and an interlayer insulating film 100 for interlayer insulation between devices is formed. For example, the interlayer insulating film 100 is formed by depositing a silicon oxide film (SiO 2 ) of a high density plasma (HDP) method.

그리고, 층간 절연막(100) 상부에 하부 금속막으로서, 구리(Cu)를 증착하고, 사진 및 건식 식각 공정을 진행하여 하부 금속막을 패터닝하여 커패시터의 하부 전극(102)을 형성한다. 하부 전극(102) 상부면에 절연체 박막(104)으로서, 실리콘질화막(SiN)을 증착한 후에, 상부 금속막(106)으로서, 티타늄(Ti) 또는 티타늄 질화막(TiN)을 순차적으로 증착한다. 그 다음 상부 금속막(106) 상부에 이후 형성될 층간 절연막에 비해 식각률이 느린 식각 조절막(108)으로서, 실리콘질화막(SiN)을 추가 형성한다.Then, copper (Cu) is deposited as a lower metal layer on the interlayer insulating layer 100, and a lower metal layer is patterned by performing a photolithography and a dry etching process to form the lower electrode 102 of the capacitor. After the silicon nitride film SiN is deposited as the insulator thin film 104 on the upper surface of the lower electrode 102, titanium or a titanium nitride film TiN is sequentially deposited as the upper metal film 106. The silicon nitride layer SiN is further formed on the upper metal layer 106 as an etch control layer 108 having a lower etch rate than the interlayer insulating layer to be formed later.

이어서, 사진 공정을 진행하여 상부 금속막 상부에 포토레지스트를 도포하고, 노광 및 현상 공정을 진행하여 커패시터의 상부 전극을 정의하기 위한 포토레지스트 패턴(미도시됨)을 형성한다.Subsequently, a photoresist is applied to the upper portion of the upper metal layer, and a photoresist pattern (not shown) for defining an upper electrode of the capacitor is formed by performing an exposure and development process.

도 4b에 도시된 바와 같이, 포토레지스트 패턴에 의해 드러난 식각 조절막 내지 절연체박막을 건식 식각 공정, 예를 들어 플라즈마를 이용한 반응성 이온 식각(RIE) 공정으로 패터닝한다. 이로 인해, 하부 전극(102)에는 절연체 박막(104a), 커패시터의 상부 전극(106a), 식각 조절막(108a)이 순차적으로 적층되게 된다. 그 다음, 에슁(ashing) 등의 공정으로 포토레지스트 패턴을 제거한다.As shown in FIG. 4B, the etching control layer or the insulator thin film exposed by the photoresist pattern is patterned by a dry etching process, for example, a reactive ion etching (RIE) process using plasma. Thus, the insulator thin film 104a, the upper electrode 106a of the capacitor, and the etch control film 108a are sequentially stacked on the lower electrode 102. Then, the photoresist pattern is removed by a process such as ashing.

계속해서, 도 4c에 도시된 바와 같이, 상기 결과물 전면에 층간 절연막(110)으로서, 예를 들어 고밀도 플라즈마(HDP) 방식의 실리콘산화막(SiO2)을 증착한다.Subsequently, as shown in FIG. 4C, a silicon oxide film (SiO 2 ), for example, a high density plasma (HDP) method, is deposited on the entire surface of the resultant as the interlayer insulating film 110.

그리고, 사진 공정을 진행하여 층간 절연막(110) 상부에 포토레지스트를 도포하고, 노광 및 현상 공정을 진행하여 커패시터의 상부 전극 및 하부 전극과 수직으로 연결되는 비아홀 영역을 정의하기 위한 포토레지스트 패턴(미도시됨)을 형성한다.In addition, a photoresist is applied to the upper portion of the interlayer insulating layer 110 by performing a photolithography process, and a photoresist pattern for defining a via hole region perpendicular to the upper and lower electrodes of the capacitor is formed by performing an exposure and development process. Shown).

이어서, 도 4d에 도시된 바와 같이, 포토레지스트 패턴에 의해 드러난 층간 절연막(110) 및 식각 조절막(108a)을 건식 식각 공정, 예를 들어 플라즈마를 이용한 반응성 이온 식각(RIE) 공정으로 식각하여 커패시터의 상부 전극(106a)과 하부 전극(102) 표면이 드러나는 비아홀(112)을 각각 형성한다. 그리고, 에슁 등의 공정으로 비아홀을 위한 포토레지스트 패턴을 제거한다.Subsequently, as shown in FIG. 4D, the interlayer insulating film 110 and the etching control film 108a exposed by the photoresist pattern are etched by a dry etching process, for example, a reactive ion etching (RIE) process using plasma to form a capacitor. The via hole 112 is formed to expose the upper electrode 106a and the lower electrode 102 surfaces of the respective electrodes. The photoresist pattern for the via hole is removed by a process such as etching.

여기서, 비아홀 식각 공정시 상부 전극(106a) 표면에는 식각 조절막(108a)이 있기 때문에 하부 전극(102) 표면까지 층간 절연막(110)을 식각하는 동안 식각 조절막(108a)이 상부 전극(106a) 표면까지 느리게 식각되도록 식각률을 조정한다.Here, since the etch control film 108a is formed on the surface of the upper electrode 106a during the via hole etching process, the etch control film 108a is the upper electrode 106a while etching the interlayer insulating film 110 to the surface of the lower electrode 102. Adjust the etch rate to etch slowly to the surface.

본 발명에서는 식각 조절막(108a) 두께를, 층간 절연막(110)의 식각 선택비에 따라 조정하되, 절연체 박막(104a), 상부 전극(106a), 식각 조절막(108a)을 합한 두께에 해당하는 층간 절연막(110)이 식각하는 시간동안 식각되는 두께로 설정하는 것이 바람직하다.In the present invention, the thickness of the etch control film 108a is adjusted according to the etching selectivity of the interlayer insulating film 110, and corresponds to the thickness of the insulator thin film 104a, the upper electrode 106a, and the etch control film 108a. It is preferable to set the thickness to be etched during the time that the interlayer insulating film 110 is etched.

이에 따라, 본 발명은 MIM 커패시터 상부 전극(106a) 및 하부 전극(102)의 비아홀 식각 공정시 상부 전극(106a) 상부면의 식각 조절막(108a)에 의해 단차가 있는 상부 전극(106a)이 과도 식각되거나 하부 전극(102) 표면까지 비아홀이 정확하게 식각되지 않는 불량을 방지할 수 있다.Accordingly, in the present invention, in the via hole etching process of the MIM capacitor upper electrode 106a and the lower electrode 102, the upper electrode 106a having a step difference due to the etching control layer 108a of the upper surface of the upper electrode 106a is excessive. It is possible to prevent defects in which the via holes are not etched correctly or etched to the surface of the lower electrode 102.

그 다음 도 4e에 도시된 바와 같이, 비아홀이 있는 층간 절연막(110)에 텅스텐(W) 등의 갭필 금속막을 물리적기상증착(PVD) 공정으로서, 스퍼터링 방식으로 증착한다. 그리고, 화학적기계적연마(CMP) 공정을 진행하여 층간 절연막(110) 표면에 갭필 금속막이 제거되면서 비아홀내에만 채워지도록 연마함으로써, 층간 절연막(110)의 비아홀을 통해 상부 전극(106a)과 하부 전극(102)에 각각 수직으로 연결되는 비아(114)를 형성한다.Next, as shown in FIG. 4E, a gap-fill metal film such as tungsten (W) is deposited on the interlayer insulating film 110 having the via hole as a physical vapor deposition (PVD) process by sputtering. In addition, the chemical mechanical polishing (CMP) process is performed to remove the gapfill metal film on the surface of the interlayer insulating film 110 and to be filled only in the via hole. 102 form vias 114 that are each vertically connected.

그리고나서, 도 4f에 도시된 바와 같이, 층간 절연막(110) 상부에 금속막으로서, 티타늄(Ti) 등을 물리적기상증착(PVD) 공정으로 증착하고, 사진 및 건식 식각 공정으로 금속막을 패터닝하여 상부 전극(106a) 및 하부 전극(102)의 비아(114)와 각각 연결되는 배선(116)을 형성한다.Then, as illustrated in FIG. 4F, titanium (Ti) or the like is deposited on the interlayer insulating layer 110 by physical vapor deposition (PVD), and the metal film is patterned by photo and dry etching. A wiring 116 is formed to be connected to the vias 114 of the electrode 106a and the lower electrode 102, respectively.

그러므로, 본 발명에 따른 MIM 커패시터의 배선 제조 방법은, 상부 전극(106a) 표면에 층간 절연막(110)(예를 들어, 실리콘산화막)보다 식각률이 느린 식각 조절막(108a)(예를 들어, 실리콘질화막)을 추가 형성한 후에 비아홀 식각 공정을 진행함으로써 식각 조절막(108a)에 의해 단차가 있는 상부 전극(106a)과 하부 전극(102)의 비아홀 식각 공정에시 상부 전극(106a)이 과도 식각되거나 하부 전극(102) 부분이 덜 식각되는 등의 비아홀 불량을 방지할 수 있다.Therefore, the wiring manufacturing method of the MIM capacitor according to the present invention, the etching control film 108a (for example, silicon is slower than the interlayer insulating film 110 (for example, silicon oxide film) on the upper electrode 106a (for example, silicon). After the additional formation of the nitride film), the via hole etching process is performed to over-etch the upper electrode 106a during the via hole etching process of the stepped upper electrode 106a and the lower electrode 102 by the etching control film 108a. The via hole defects such as less etching of the lower electrode 102 can be prevented.

이상 상술한 바와 같이, 본 발명은, 커패시터의 상부 전극 상부면에 층간 절연막과 식각 선택성이 있는 식각 조절막을 추가 형성함으로써 층간 절연막에서 상부 전극 및 하부 전극의 비아홀 식각 공정을 동시에 진행할 경우 식각 조절막에 의해 단차가 있는 전극들 사이의 비아홀을 정상적으로 형성할 수 있다.As described above, according to the present invention, when the via hole etching process of the upper electrode and the lower electrode is simultaneously performed in the interlayer insulating film, an etching control film having an interlayer insulating film and an etching selectivity is further formed on the upper surface of the upper electrode of the capacitor. As a result, the via hole between the stepped electrodes can be normally formed.

따라서, 본 발명은 MIM 커패시터의 상부 전극 및 하부 전극에 연결되는 배선의 수율 및 전기적 특성을 크게 향상시킬 수 있는 이점이 있다.Therefore, the present invention has the advantage of greatly improving the yield and the electrical characteristics of the wiring connected to the upper electrode and the lower electrode of the MIM capacitor.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.

Claims (4)

하부 금속/절연체 박막/상부 금속이 적층된 커패시터의 배선을 제조하는 방법에 있어서,A method of manufacturing a wiring of a capacitor in which a bottom metal / insulator thin film / top metal is stacked, 반도체 기판의 층간 절연막 상부에 상기 하부 금속, 상기 절연체 박막, 상기 상부 금속을 순차적으로 형성하는 단계와,Sequentially forming the lower metal, the insulator thin film, and the upper metal on the interlayer insulating film of the semiconductor substrate; 상기 상부 금속 상부에 이후 형성될 층간 절연막과 식각 선택성이 있는 식각 조절막을 추가 형성하는 단계와,Forming an etching control layer having an etch selectivity and an interlayer insulating layer to be formed later on the upper metal; 상기 식각 조절막, 상기 상부 금속막 및 상기 절연체 박막을 패터닝하는 단계와,Patterning the etch control layer, the upper metal layer, and the insulator thin film; 상기 결과물 전면에 층간 절연막을 형성하는 단계와,Forming an interlayer insulating film on the entire surface of the resultant, 상기 층간 절연막 및 상기 식각 조절막을 식각하여 상기 상부 금속 표면이 드러나는 비아홀을 형성하면서, 동시에 상기 층간 절연막을 식각하여 상기 하부 금속 표면이 드러나는 비아홀을 형성하는 단계와,Etching the interlayer insulating layer and the etch control layer to form a via hole exposing the upper metal surface, and simultaneously etching the interlayer insulating layer to form a via hole exposing the lower metal surface; 상기 비아홀에 갭필 금속막을 채워 넣어 비아를 형성하고, 상기 층간 절연막 상부에 상기 비아와 각각 연결되는 배선을 형성하는 단계Forming a via by filling a gap-fill metal film in the via hole, and forming a wiring connected to the via on the interlayer insulating layer 를 포함하는 MIM 커패시터를 갖는 반도체 소자의 배선 제조 방법.Wire manufacturing method of a semiconductor device having a MIM capacitor comprising a. 제 1항에 있어서,The method of claim 1, 상기 식각 조절막은, 상기 비아홀이 형성되는 층간 절연막과 식각 선택성이 있는 절연막으로 형성되는 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자의 배선 제조 방법.And the etch control layer is formed of an interlayer insulating film in which the via hole is formed and an insulating film having an etch selectivity. 제 2항에 있어서,The method of claim 2, 상기 식각 조절막은, 상기 비아홀이 형성되는 층간 절연막보다 식각률이 느린 절연막으로 형성되는 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자의 배선 제조 방법.The etching control film is a wiring manufacturing method of a semiconductor device having a MIM capacitor, characterized in that the etching rate is formed of an insulating film is slower than the interlayer insulating film in which the via hole is formed. 제 1항에 있어서,The method of claim 1, 상기 식각 조절막은, 상기 절연체 박막, 상기 상부 금속, 상기 식각 조절막을 합한 두께에 해당하는 층간 절연막이 식각하는 시간동안 식각되는 두께로 이루어진 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자의 배선 제조 방법.The etching control layer is a wiring manufacturing method of a semiconductor device having a MIM capacitor, characterized in that for etching the time that the interlayer insulating film corresponding to the thickness of the insulator thin film, the upper metal, and the etching control film is etched.
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