KR100457226B1 - Method for forming capacitor of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 다마신 공정을 이용하여 구리 금속막으로 금속 배선을 형성할 수 있는 반도체 소자의 캐패시터 형성방법을 제공한다. 이를 위한 본 발명에 의한 반도체 소자의 캐패시터 형성방법은 실리콘 기판의 상부에 제 1 산화막과 제 1 메탈 마스크 패턴을 형성한 다음 상기 제 1 산화막을 소정 부분 건식식각한 단계와, 상기 제 1 메탈 마스크 패턴을 제거한 다음 그 상부에 전도물질을 증착한 후 화학기계적연마(CMP)를 실시하여 하부 플레이트를 형성하고, 그 상부에 유전막을 증착하는 단계와, 상기 결과물 상부에 제 2 산화막을 증착한 후 그 상부에 제 1 비아 마스크 패턴을 형성하여 상기 제 2 산화막을 건식 식각하는 단계와, 상기 제 1 비아 마스크 패턴을 제거하고 그 상부에 제 2 메탈 마스크 패턴을 형성하여 상기 제 2 산화막의 소정 부분을 건식식각 하는 단계와, 상기 제 2 메탈 마스크 패턴을 제거한 후 그 상부에 전도물질을 증착한 다음 화학기계적연마(CMP)를 실시하여 상부 플레이트를 형성하는 단계와, 상기 결과물 상부에 갭핑 질화막을 형성하는 단계와, 상기 갭핑 질화막 상부에 제 3 산화막을 증착한 후 상기 상부 플레이트와 상기 하부 플레이트 위에 메탈 콘택을 형성하는 단계와, 상기 결과물 상부에 메탈을 증착한 다음 메탈 라인을 형성하여 MIM 캐패시터를 완성하는 단계를 포함하는 것을 특징으로 한다.The present invention relates to a method of forming a capacitor of a semiconductor device, and provides a method of forming a capacitor of a semiconductor device capable of forming a metal wiring with a copper metal film using a damascene process. The method of forming a capacitor of a semiconductor device according to the present invention comprises forming a first oxide film and a first metal mask pattern on a silicon substrate, and then dry etching the first oxide film by a predetermined portion, and the first metal mask pattern. After removing the conductive material on the upper part of the substrate, and performing chemical mechanical polishing (CMP) to form a lower plate, and depositing a dielectric film on the upper part, and depositing a second oxide layer on the resultant part, Dry etching the second oxide film by forming a first via mask pattern on the substrate, and removing the first via mask pattern and forming a second metal mask pattern thereon to dry-etch a predetermined portion of the second oxide film. And removing the second metal mask pattern, depositing a conductive material thereon, and then performing chemical mechanical polishing (CMP). Forming a rate, forming a gapping nitride film on the resultant, depositing a third oxide film on the gapping nitride film, and then forming a metal contact on the upper plate and the lower plate; And depositing a metal on the metal line to form a metal line to complete the MIM capacitor.
Description
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 특히, 다마신(damascene) 공정을 이용하여 구리 금속막으로 금속 배선을 형성하는 반도체 소자의 캐패시터 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a capacitor of a semiconductor device, and more particularly, to a method of forming a capacitor of a semiconductor device in which metal wirings are formed of a copper metal film using a damascene process.
반도체 디바이스의 고집적화에 따라, 배선 설계가 자유롭고 용이하며, 배선저항 및 전류용량 등의 설정을 여유있게 할 수 있는 배선 기술에 관한 연구가 활발히 진행되고 있다.BACKGROUND ART With the high integration of semiconductor devices, research on wiring technology that allows free and easy wiring design and allows setting of wiring resistance and current capacity, etc., has been actively conducted.
현재 반도체 소자의 배선 구조가 스택(stack) 구조화 됨에 따라 공정의 평판화 방법에 대한 연구가 진행되고 있다. 이러한 방법중 듀얼 다마신(Dual Damascene) 공정이 다층배선 방법으로 널리 사용되고 있다.As the wiring structure of the semiconductor device is stack-structured, research on a planarization method of the process is being conducted. Among these methods, the dual damascene process is widely used as a multilayer wiring method.
상기 듀얼 다마신 공정(Dual Damascene)은 제 1 절연막을 증착하고 그 위에 에치 스토퍼(etch stopper) 박막을 증착하고 콘택홀이 형성될 부위에 대하여 나이트라이드(nitride)를 식각하고 제 2 절연막을 증착하고 향후 콘택홀이 형성될 부위에 대해 플라즈마 식각을 하고 상층부 금속 배선을 증착한 후에 화학기계적 연마(CMP)를 이용하여 최종적으로 금속 배선 구조를 완성하는 것으로 구성되어 진다.The dual damascene process deposits a first insulating film, a etch stopper thin film is deposited thereon, nitride is etched on a portion where a contact hole is to be formed, and a second insulating film is deposited. Plasma etching is performed on the site where the contact hole is to be formed in the future, and the upper metal wiring is deposited, and finally, the metal wiring structure is finally completed by chemical mechanical polishing (CMP).
도 1은 종래의 반도체 소자의 캐패시터 형성방법을 설명하기 위한 단면도이다.1 is a cross-sectional view for explaining a method of forming a capacitor of a conventional semiconductor device.
도시된 바와 같이, 하부 플레이트(Plate)(1) 위에 유전막(2)이 형성되고, 상기 유전막(2) 위에 상부 플레이트(3)가 소정 부분 형성되어 있다. 그리고, 이러한 구조물 위에 산화막(4)이 두껍게 형성되어 있다. 그리고, 후속 공정에서 형성되는 메탈 라인(5)과의 전기적 접속을 위하여 상기 하부 플레이트(1)와 상기 상부 플레이트(3)로 각각 콘택을 형성한다. 그 다음, 이러한 구조물 위에 도전체 물질을 증착한 다음 마스크 패턴에 의해 메탈 라인(5)을 형성하여 캐패시터를 완성한다.As shown, a dielectric film 2 is formed on the lower plate 1, and a predetermined portion of the upper plate 3 is formed on the dielectric film 2. The oxide film 4 is thickly formed on the structure. Then, a contact is formed with the lower plate 1 and the upper plate 3, respectively, for electrical connection with the metal line 5 formed in a subsequent step. A conductor material is then deposited on this structure and then metal lines 5 are formed by the mask pattern to complete the capacitor.
도 1에 도시된 바와 같이, 아날로그(Analog)나 믹스드 시그날디바이스(Mixed Signal Device)에 사용되는 캐패시터는 폴리-절연체-폴리(Poly-Insulator-Poly: PIP) 구조나 메탈-절연체-메탈(Metal-Insulator-Metal: MIM) 구조를 주로 사용하였다.As shown in FIG. 1, a capacitor used in an analog or mixed signal device may be a poly-insulator-poly (PIP) structure or a metal-insulator-metal. -Insulator-Metal (MIM) structure was mainly used.
그러나, 종래의 PIP 구조는 폴리 전극(Electrode)을 사용함으로 인하여 디프레이션(Depletion)이 발생하게 되고 이에 의해 바이어스(Bias)에 따른 커패시턴스(Capacitance)의 변화를 가져오게 된다. 게다가, 폴리 전극의 저항이 커서 하이 스피드(High Speed)에 문제가 발생하게 된다.However, in the conventional PIP structure, deflation occurs due to the use of a poly electrode, thereby causing a change in capacitance according to bias. In addition, the resistance of the poly electrode is large, which causes a problem in high speed.
또한, 종래의 MIM 캐패시터의 전극은 알루미늄(Al)을 주로 사용하고 있으나, 알루미늄(Al)이 구리(Cu)에 비하여 저항이 크기 때문에 하이 스피드 디바이스에서는 부담이 큰 문제점이 있었다.In addition, although the electrode of the conventional MIM capacitor mainly uses aluminum (Al), there is a big problem in high speed devices because aluminum (Al) has a higher resistance than copper (Cu).
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 다마신(damascene) 공정을 이용하여 구리 금속막으로 금속 배선을 형성하는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a capacitor of a semiconductor device in which a metal wiring is formed of a copper metal film using a damascene process.
도 1은 종래의 반도체 소자의 캐패시터 형성방법을 설명하기 위한 단면도.1 is a cross-sectional view for explaining a method of forming a capacitor of a conventional semiconductor device.
도 2 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정 단면도2 to 7 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device in accordance with an embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
1 : 산화막 2 : 하부 플레이트1: oxide film 2: lower plate
3 : 유전막 4 : 제 2 산화막3: dielectric film 4: second oxide film
5 : 상부 플레이트 6 : 갭핑 질화막5: upper plate 6: gapping nitride film
7 : 제 3 산화막 8 : 메탈 라인7: third oxide film 8: metal line
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 캐패시터 형성방법은,Capacitor forming method of a semiconductor device according to the present invention for achieving the above object,
실리콘 기판의 상부에 제 1 산화막과 제 1 메탈 마스크 패턴을 형성한 다음 상기 제 1 산화막을 소정 부분 건식식각한 단계와,Forming a first oxide film and a first metal mask pattern on the silicon substrate and then dry etching the first oxide film by a predetermined portion;
상기 제 1 메탈 마스크 패턴을 제거한 다음 그 상부에 전도물질을 증착한 후화학기계적연마(CMP)를 실시하여 하부 플레이트를 형성하고, 그 상부에 유전막을 증착하는 단계와,Removing the first metal mask pattern, depositing a conductive material thereon, and then performing chemical mechanical polishing (CMP) to form a lower plate, and depositing a dielectric film thereon;
상기 결과물 상부에 제 2 산화막을 증착한 후 그 상부에 제 1 비아 마스크 패턴을 형성하여 상기 제 2 산화막을 건식 식각하는 단계와,Depositing a second oxide film on the resultant and forming a first via mask pattern thereon to dry etch the second oxide film;
상기 제 1 비아 마스크 패턴을 제거하고 그 상부에 제 2 메탈 마스크 패턴을 형성하여 상기 제 2 산화막의 소정 부분을 건식식각 하는 단계와,Removing the first via mask pattern and forming a second metal mask pattern thereon to dry etch a predetermined portion of the second oxide layer;
상기 제 2 메탈 마스크 패턴을 제거한 후 그 상부에 전도물질을 증착한 다음 화학기계적연마(CMP)를 실시하여 상부 플레이트를 형성하는 단계와,Removing the second metal mask pattern, depositing a conductive material thereon, and then performing chemical mechanical polishing (CMP) to form an upper plate;
상기 결과물 상부에 갭핑 질화막을 형성하는 단계와,Forming a gapping nitride film on the resultant,
상기 갭핑 질화막 상부에 제 3 산화막을 증착한 후 상기 상부 플레이트와 상기 하부 플레이트 위에 메탈 콘택을 형성하는 단계와,Depositing a third oxide film on the gapping nitride film and forming a metal contact on the upper plate and the lower plate;
상기 결과물 상부에 메탈을 증착한 다음 메탈 라인을 형성하여 MIM(Metal-Insulator-Metal) 캐패시터를 완성하는 단계를 포함하는 것을 특징으로 한다.And depositing a metal on the resultant to form a metal line to complete a metal-insulator-metal (MIM) capacitor.
상기 제 2 산화막은 IMD(Inter Metal Dielectic) 물질을 사용하는 것을 특징으로 한다.The second oxide layer is characterized in that it uses an Inter Metal Dielectic (IMD) material.
상기 유전막과 상기 제 2 산화막의 건식식각 선택비는 30:1 이상인 것을 특징으로 한다.The dry etching selectivity of the dielectric layer and the second oxide layer is 30: 1 or more.
상기 제 3 산화막은 IMD(Inter Metal Dielectric) 물질을 사용하는 것을 특징으로 한다.The third oxide film is characterized by using an Inter Metal Dielectric (IMD) material.
상기 MIM 캐패시터의 유효면적으로 상기 상부 플레이트를 하부 플레이트에오버랩(Overlap)하여 사용하는 것을 특징으로 한다.The upper plate may be used by overlapping the upper plate with the effective area of the MIM capacitor.
상기 전도물질은 구리 시드 및 구리(Cu Seed Cu)를 사용하는 것을 특징으로 한다.The conductive material is characterized by using a copper seed and copper (Cu Seed Cu).
상기 전도물질은 폴리실리콘, 폴리사이드, 티타늄질소, 티타늄텅스템, 알루미늄, 텅스텐 중 어느 하나를 사용한 것을 특징으로 한다.The conductive material is characterized by using any one of polysilicon, polysides, titanium nitrogen, titanium tungsten, aluminum, tungsten.
상기 전도물질은 티타늄질소, 티타늄텅스텐, 알루미늄, 텅스텐 중 어느 하나를 사용한 것을 특징으로 한다.The conductive material is characterized by using any one of titanium nitrogen, titanium tungsten, aluminum, tungsten.
상기 전도물질은 화학 증착법을 사용하여 증착시킨 것을 특징으로 한다.The conductive material is characterized in that deposited by the chemical vapor deposition method.
상기 전도물질은 구리, 백금, 금, 은 중 어느 하나를 사용한 것을 특징으로 한다.The conductive material is characterized by using any one of copper, platinum, gold, silver.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정 단면도이다.2 to 7 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device in accordance with an embodiment of the present invention.
먼저, 도 2에 도시한 공정은, 실리콘 기판(도시되지 않음)의 상부에 제 1 산화막(1)을 증착한 후 그 상부에 감광막을 도포한다. 그리고, 상기 제 1 메탈 마스크 패턴을 이용하여 제 1 메탈 마스크 패턴(Metal Mask Pattern)(A)을 형성한 다음 상기 제 1 산화막(1)을 소정 부분 건식식각한 단계이다.First, in the process shown in FIG. 2, the first oxide film 1 is deposited on the silicon substrate (not shown), and then a photosensitive film is applied on the silicon oxide film (not shown). The first metal mask pattern A is formed using the first metal mask pattern, and then the first oxide layer 1 is partially dry-etched.
도 3에 도시한 공정은, 도 2에 형성된 패턴에서 상기 제 1 메탈 마스크패턴(A)을 제거한 뒤 그 상부에 구리 시드(Cu Seed Cu)를 증착한다. 그리고, 화학기계적연마(CMP)를 실시하여 하부 플레이트(2)를 형성하고, 그 상부에 유전막(3)을 증착한 단계이다.In the process illustrated in FIG. 3, the first metal mask pattern A is removed from the pattern formed in FIG. 2, and then copper seed Cu is deposited on the first metal mask pattern A. Referring to FIG. Then, chemical mechanical polishing (CMP) is performed to form the lower plate 2, and the dielectric film 3 is deposited on the upper plate.
도 4에 도시한 공정은, 도 3의 상부에 IMD(Inter Metal Dielectic) 물질로 제 2 산화막(4)을 증착한 후 그 상부에 감광막을 도포한다. 그리고, 제 1 비아 마스크 패턴(Via Mask Pattern)을 이용하여 제 1 비아 마스크 패턴(B)을 형성한다. 그리고, 형성된 패턴을 이용하여 상기 제 2 산화막(4)을 건식식각 한 단계이다. 이 때, 상기 유전막(3)은 제 2 산화막(4)에 대한 건식식각 선택비가 30:1 이상이 되어야 하며, 제 2 산화막(4) 건식식각시 대략 로스(Loss)가 최소화 되어야 한다.In the process illustrated in FIG. 4, a second oxide film 4 is deposited on the upper portion of FIG. 3 using an IMD (Inter Metal Dielectic) material, and then a photosensitive film is applied thereon. In addition, the first via mask pattern B is formed using the first via mask pattern. Then, the second oxide film 4 is dry-etched using the formed pattern. In this case, the dry etching selectivity of the dielectric layer 3 should be 30: 1 or more, and the loss of the dielectric layer 3 should be minimized during dry etching of the second oxide layer 4.
도 5에 도시한 공정은, 도 3에서 상기 제 1 비아 마스크 패턴(B)을 제거하고 그 상부에 감광막을 도포한다. 그리고 제 2 메탈 마스크 패턴을 이용하여 제 2 메탈 마스크 패턴(C)을 형성한다. 또한, 형성된 패턴을 이용하여 제 2 산화막(4)의 일부를 적당한 목표(Target)로 건식식각 한다. 이 때, 상기 유전막(3)은 상기 제 2 산화막(4)에 대한 건식식각 선택비가 30:1 이상이 되어야 하며, 상기 제 2 산화막(4)의 건식식각시 대략 로스(Loss)가 최소화 되어야 한다.In the process shown in FIG. 5, the first via mask pattern B is removed in FIG. 3, and a photosensitive film is coated on the upper portion. The second metal mask pattern C is formed using the second metal mask pattern. In addition, a part of the second oxide film 4 is dry-etched to a suitable target by using the formed pattern. In this case, the dry etching selectivity of the dielectric layer 3 should be 30: 1 or more with respect to the second oxide layer 4, and the loss should be minimized during dry etching of the second oxide layer 4. .
도 5에서, 캐패시터를 제외한 나머지 비아 콘택 안쪽의 유전막(3)은 마스크 공정을 이용하여 캐패시터 지역만 남기고 나머지 지역을 오픈하여 제거한 단계이다.In FIG. 5, the dielectric layer 3 inside the via contact except for the capacitor is removed by leaving the remaining capacitor area by using a mask process.
도 6에 도시한 공정은, 도 5에서 상기 제 2 메탈 마스크 패턴(C)을 제거한 뒤 그 상부에 구리 시드 및 구리(Cu Seed Cu)를 증착한다. 그리고 화학기계적연마(CMP)를 실시하여 상부 플레이트(5)를 형성한 다음 갭핑 질화막(Capping Nitride)(6)을 증착한 단계이다.In the process illustrated in FIG. 6, the second metal mask pattern C is removed in FIG. 5, and then copper seed and copper (Cu Seed Cu) are deposited on the second metal mask pattern (C). In addition, the chemical mechanical polishing (CMP) is performed to form the upper plate 5, and then the capping nitride layer 6 is deposited.
도 7에 도시한 공정은. 도 6의 상부에 IMD(Inter Metal Dielectric) 물질로 제 3 산화막(7)을 증착한 후 상부 플레이트(5) 및 하부 플레이트(2) 위에 메탈 콘택을 형성하고 메탈을 증착한 다음 메탈 라인(8)을 형성한 단계이다. 이로써 MIM 캐패시터를 완성하게 된다.The process shown in FIG. After depositing a third oxide film 7 with an inter metal dielectric (IMD) material on the upper portion of FIG. 6, metal contacts are formed on the upper plate 5 and the lower plate 2, and the metal is deposited. Forming step. This completes the MIM capacitor.
이상에서 자세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 캐패시터 형성방법은 다마신 공정을 이용하여 구리 금속막으로 금속 배선을 형성하므로써, 제조 비용을 절감할 수 있다.As described in detail above, in the method for forming a capacitor of the semiconductor device according to the present invention, a metal wiring is formed of a copper metal film using a damascene process, thereby reducing manufacturing costs.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
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