KR20040008432A - Method for forming the capacitor of Metal-Insulator-Metal structure - Google Patents
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Abstract
Description
본 발명은 반도체소자의 배선과 상호 연결되는 MIM 구조의 커패시터 제조방법에 관한 것으로서, 보다 상세하게는 MIM 구조의 커패시터 패턴 형성을 위한 포토공정을 생략하여 그에 따른 반도체 소자의 제조 공정을 단순화하게 하는 MIM 구조의 커패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of the MIM structure interconnected with the wiring of the semiconductor device, and more particularly, MIM to simplify the manufacturing process of the semiconductor device by omitting the photo process for forming the capacitor pattern of the MIM structure It relates to a capacitor manufacturing method of the structure.
MIM 구조의 커패시터는 다른 반도체소자와 동시에 구현되어야 하므로 상호 연결배선(interconnection line)인 금속배선을 통해서 반도체소자와 전기적으로 연결되어 있다.Since the capacitor of the MIM structure must be implemented at the same time as other semiconductor devices, the capacitor is electrically connected to the semiconductor device through a metal wiring, which is an interconnection line.
상기의 MIM 구조의 커패시터를 혼합 신호(Mixed Signal) 및 RF(Radio Frequency) IC으로 적용되기 위해서는 단위 정전 용량(Unit capacitance)의 요구 사양이 용도에 따라 다르다. 예를 들어, 아날로그(Analog) 및 RF 커플링 커패시터(Coupling capacitor)의 정전 용량은 1 내지 3 fF/㎟이고, 필터 커패시터(Filter capacitor)의 정전 용량은 2 내지 5 fF/㎟이며, RF 바이패스 커패시터(Bypass Capacitor)는 정전 용량은 5 내지 10 fF/㎟이다. 따라서 단일칩(System-on-a-chip)으로의 적용이 가능하기 위해서는 상기의 조건(Spec)을 만족하는 커패시터들을 통합(Integration)하여야 하며, 동일 레이어(Layer)에서 형성시켜야 비용(Cost) 측면에서 강점을 가질 수 있다.In order to apply the capacitor of the MIM structure as a mixed signal and a RF (Radio Frequency) IC, the requirements of unit capacitance vary depending on the application. For example, the capacitance of analog and RF coupling capacitors is 1 to 3 fF / mm 2, the capacitance of the filter capacitor is 2 to 5 fF / mm 2, and the RF bypass The capacitor has a capacitance of 5 to 10 fF / mm 2. Therefore, in order to be applicable as a system-on-a-chip, capacitors satisfying the above specifications must be integrated and formed in the same layer. Can have strengths.
도 1a 내지 도 1d는 종래 MIM 구조의 커패시터 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.1A to 1D are cross-sectional views sequentially illustrating a method of manufacturing a capacitor having a conventional MIM structure.
먼저, 도 1a에 도시된 바와 같이, 제1금속배선(2)과 제1금속배선(2)이 후속 공정에 의해 형성될 제2금속배선(2)과 연결되도록 플러그가 형성된 반도체기판 상에 제1금속막(예컨대, Al)을 증착한 후, 실리콘나이트라이드로 이루어진 유전막(6)과 제2금속막(7)(예컨대, Al)을 증착한다.First, as shown in FIG. 1A, the first metal wiring 2 and the first metal wiring 2 are formed on a semiconductor substrate on which a plug is formed so as to be connected to the second metal wiring 2 to be formed by a subsequent process. After the deposition of the first metal film (for example, Al), the dielectric film 6 made of silicon nitride and the second metal film 7 (for example, Al) are deposited.
그리고, 도 1b에 도시된 바와 같이, 결과물 상에 감광막(미도시함)을 도포하고, 커패시터 영역이 형성되도록 노광 및 현상공정을 진행하여 제1감광막 패턴(8)을 형성한 후, 이를 식각마스크로 제2금속막(7)과 유전막(6)을 식각하여 MIM 구조의 커패시터 패턴을 형성한다.As shown in FIG. 1B, a photoresist film (not shown) is coated on the resultant, an exposure and development process is performed to form a capacitor region, and then a first photoresist film pattern 8 is formed. The second metal film 7 and the dielectric film 6 are etched to form a capacitor pattern having a MIM structure.
이때, 상기 제2금속막(7)은 MIM 구조의 상부전극으로 사용된다.In this case, the second metal film 7 is used as an upper electrode of the MIM structure.
이어서, 도 1c에 도시된 바와 같이, 제1감광막 패턴(미도시함)을 제거한 후, 커패시터 형성부(미도시함)와 제2금속배선 형성부(미도시함)를 한정하는 제2감광막 패턴(9)을 마스크로 이용하여 제1금속막(5)을 식각하여 상기 반도체기판(1) 상에 제2금속배선(8a)과 MIM 구조의 커패시터 패턴의 하부전극(8b)을 동시에 형성한다.Subsequently, as shown in FIG. 1C, after removing the first photoresist pattern (not shown), the second photoresist pattern defining the capacitor formation part (not shown) and the second metal wiring formation part (not shown). The first metal film 5 is etched using (9) as a mask to simultaneously form the second metal wiring 8a and the lower electrode 8b of the capacitor pattern of the MIM structure on the semiconductor substrate 1.
그리고, 도 1d에 도시된 바와 같이, 결과물 상에 층간절연막(10)을 증착한 후, 층간절연막(10) 내에 하부 제2금속배선(8a)과 MIM 구조의 커패시터의 상부전극(7)이 상부 다른 배선과 전기적으로 연결되도록 플러그(11)를 형성한다.As shown in FIG. 1D, after depositing the interlayer insulating film 10 on the resultant, the lower second metal wiring 8a and the upper electrode 7 of the capacitor of the MIM structure are disposed in the interlayer insulating film 10. The plug 11 is formed to be electrically connected to another wiring.
그 후, 결과물 상에 제3금속막(미도시함)을 증착한 후, 식각하여 제3금속배선(12)을 형성한다.Thereafter, a third metal film (not shown) is deposited on the resultant and then etched to form a third metal wiring 12.
그러나, 상기와 같은 종래 기술의 MIM 구조의 커패시터 제조방법을 이용하게되면, 제1금속막을 식각하여 상기 반도체기판 상에 제2금속배선과 MIM 구조의 커패시터 패턴의 하부전극을 동시에 형성하기 전에 MIM 구조의 상부전극과 절연막 및 하부전극 즉, MIM 구조의 커패시터 패턴을 형성하기 위한 포토 마스킹 공정을 진행하여 공정이 복잡해지는 어려움이 있었으며, 그에 따라 반도체소자의 제조수율이 감소되는 문제점이 있었다.However, if the conventional method of manufacturing a capacitor of the MIM structure as described above is used, the MIM structure is formed before etching the first metal film to simultaneously form the second electrode and the lower electrode of the capacitor pattern of the MIM structure on the semiconductor substrate. The photomasking process for forming the upper electrode, the insulating film, and the lower electrode, that is, the capacitor pattern of the MIM structure, has a difficulty in complicating the process, thereby reducing the manufacturing yield of the semiconductor device.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 제1금속 배선이 형성된 반도체기판 상에 층간절연막을 증착한 후, 제2금속 배선과 제1금속 배선을 연결할 수 있도록 층간절연막 내에 플러그를 형성을 위한 식각 시, MIM 구조의 커패시터 형성영역도 같이 식각하여 MIM 구조의 커패시터 패턴을 형성함으로써, 반도체소자의 제조공정을 단순화하는 MIM 구조의 커패시터 제조방법을 제공하는 것이다.The present invention has been made to solve the above problems, an object of the present invention is to deposit an interlayer insulating film on a semiconductor substrate on which the first metal wiring is formed, so that the second metal wiring and the first metal wiring can be connected. In the etching process for forming a plug in the interlayer insulating film, the capacitor formation region of the MIM structure is also etched to form a capacitor pattern of the MIM structure, thereby providing a capacitor manufacturing method of the MIM structure, which simplifies the manufacturing process of the semiconductor device.
도 1a 내지 도 1d는 종래 MIM 구조의 커패시터 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.1A to 1D are cross-sectional views sequentially illustrating a method of manufacturing a capacitor having a conventional MIM structure.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 MIM 구조의 커패시터 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.2A through 2F are cross-sectional views sequentially illustrating a method of manufacturing a capacitor having a MIM structure according to an embodiment of the present invention.
-- 도면의 주요부분에 대한 부호의 설명 ---Explanation of symbols for the main parts of the drawing-
100 : 반도체기판 110 : 제1금속배선100: semiconductor substrate 110: first metal wiring
120 : 제1층간절연막 130 : 제1비아홀120: first interlayer insulating film 130: first via hole
135 : MIM 구조의 커패시터 형성영역135: capacitor formation region of the MIM structure
140 : 제1플러그 150 : 제1금속막140: first plug 150: first metal film
160 : 유전막 170 : 제2금속막160: dielectric film 170: second metal film
180 : 제2층간절연막 190 : 제2플러그180: second interlayer insulating film 190: second plug
200 : 제3금속배선200: third metal wiring
상기 목적을 달성하기 위하여, 본 발명은 다른 반도체소자와 상호 연결되는 MIM 구조의 커패시터를 제조하는 방법에 있어서, 반도체기판에 제1금속배선을 패터닝 하는 단계와, 상기 제1금속배선이 형성된 결과물 상부에 제1층간절연막을 증착하고 제1층간절연막을 선택적 식각하여 제1비아홀을 형성하는 동시에 MIM 구조의 커패시터 패턴 형성영역을 형성하는 단계와, 상기 제1비아홀과 MIM 구조의 커패시터 패턴 형성영역이 형성된 결과물 상에 도전막을 증착하여 플러그를 형성한 후 도전막을 화학기계적연마하여 제1층간절연막 상부까지 평탄화하는 단계와, 상기 제1층간절연막 상부까지 평탄화된 결과물 상부에 제1금속막과 유전막 및 제2금속막을 순차적으로 증착하는 단계와, 상기 제2금속막을 유전막 상부까지 화학기계적 연마하여 제거한 후 유전막을 제1금속막 상부까지 다시 화학기계적 연마하여 제거하는 단계와, 상기 제2금속막과 유전막이 제거되어 결과물 상에 노출된 제1금속막을 선택적으로 식각하여 제2금속배선과 MIM 구조의 커패시터 하부전극을 동시에 형성하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method of manufacturing a capacitor of the MIM structure interconnected with another semiconductor device, patterning a first metal wiring on a semiconductor substrate, and the upper part of the resultant formed first metal wiring Depositing a first interlayer dielectric layer and selectively etching the first interlayer dielectric layer to form a first via hole, and forming a capacitor pattern forming region of a MIM structure; and forming a capacitor pattern forming region of a first via hole and a MIM structure Depositing a conductive film on the resultant to form a plug, and then chemically polishing the conductive film to planarize the upper part of the first interlayer insulating film, and a first metal film, a dielectric film, and a second layer on top of the resultant planarized to the first interlayer insulating film Sequentially depositing a metal film; and removing the second metal film by chemical mechanical polishing to the upper portion of the dielectric film, and then removing the dielectric film. Chemical mechanical polishing to the upper portion of the first metal layer to remove the first metal layer; and selectively etching the first metal layer exposed on the resultant by removing the second metal layer and the dielectric layer and lowering the capacitor of the second metal wiring and the MIM structure. Simultaneously forming the electrodes.
또한, 본 발명은 상기 제2금속막과 유전막을 화학기계적 연마 공정에 의해 제거 시, 제2금속막과 유전막을 동시에 제1금속막 상부까지 화학기계적 연마 공정을 진행하여 한번에 제거할 수 있는 것을 특징으로 한다.In addition, when the second metal film and the dielectric film are removed by a chemical mechanical polishing process, the second metal film and the dielectric film may be removed simultaneously by performing a chemical mechanical polishing process to the upper portion of the first metal film at the same time. It is done.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 MIM 구조의 커패시터 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.2A through 2F are cross-sectional views sequentially illustrating a method of manufacturing a capacitor having a MIM structure according to an embodiment of the present invention.
먼저, 도 2a에 도시된 바와 같이 반도체소자를 형성하기 위한 여러 요소가 형성된 반도체기판(100) 상에 Ti/TiN/Ti/Al/TiN을 증착한 후, 노광 및 식각공정을 진행하여 반도체기판(100)에 제1금속배선(110)을 패터닝 한다.First, as illustrated in FIG. 2A, Ti / TiN / Ti / Al / TiN is deposited on a semiconductor substrate 100 on which various elements for forming a semiconductor device are formed, and then an exposure and etching process is performed. The first metal wiring 110 is patterned on 100.
그리고, 도 2b에 도시된 바와 같이, 제1금속배선(110)이 패터닝된 반도체기판(100) 전면에 제1금속배선(110)과 후속 공정에 의해 형성될 상부 금속배선(미도시함)과의 전기적인 절연을 위해 산화물을 이용하여 제1층간절연막(120)을 증착한다.As shown in FIG. 2B, the first metal wiring 110 is formed on the entire surface of the patterned semiconductor substrate 100 and the upper metal wiring (not shown) to be formed by a subsequent process. The first interlayer insulating film 120 is deposited using an oxide to electrically insulate.
이어, 제1층간절연막(120) 내에 후속 공정에 의해 형성될 상부 금속배선(미도시함)과 하부 제1금속배선(110)을 전기적으로 연결할 수 있는 플러그를 형성하기 위해 제1층간절연막(120)을 선택적으로 식각하여 제1비아홀(130)을 형성하는 동시에 MIM 구조의 커패시터를 형성 할 영역의 제1층간절연막(120)도 식각하여 MIM 구조의 커패시터 패턴 형성영역(135)을 형성한다.Subsequently, the first interlayer insulating layer 120 is formed in the first interlayer insulating layer 120 to form a plug for electrically connecting the upper metal wiring (not shown) and the lower first metal wiring 110 to be formed by a subsequent process. ) Is selectively etched to form the first via hole 130, and at the same time, the first interlayer dielectric layer 120 in the region where the capacitor of the MIM structure is to be formed is also etched to form the capacitor pattern forming region 135 of the MIM structure.
그 후, 도 2c에 도시된 바와 같이, 상기 제1비아홀(미도시함)과 MIM 구조의 커패시터 패턴 형성영역(미도시함)이 형성된 결과물 상에 텅스텐, 알루미늄, 구리 등의 초전도체 물질을 증착하여 도전막(140)을 형성하고, 도전막(140)을 화학기계적 연마 공정에 의해 제1층간절연막(120) 상부가 드러날 때까지 제거하여 결과물을 평탄화 시킨다.After that, as shown in FIG. 2C, a superconductor material such as tungsten, aluminum, copper, or the like is deposited on the resultant formed with the first via hole (not shown) and the capacitor pattern forming region (not shown) of the MIM structure. The conductive film 140 is formed, and the conductive film 140 is removed by the chemical mechanical polishing process until the upper portion of the first interlayer insulating film 120 is exposed to planarize the resultant.
이때, 제1비아홀 내부에는 도전막이 매립되어 하부 제1금속배선(110)과 후속 공정에 의해 형성될 상부 금속배선(미도시함)을 전기적으로 연결해 줄 제1플러그(145)를 형성되며, MIM 구조의 커패시터 패턴 형성영역(135)에는 형성영역의 CD가 제1비아홀의 CD보다 넓기 때문에 MIM 구조의 커패시터 패턴 형성영역(135)의 측벽과 하부면에 도전막(140)이 잔류된다.In this case, a conductive film is embedded in the first via hole to form a first plug 145 that electrically connects the lower first metal wiring 110 and an upper metal wiring (not shown) to be formed by a subsequent process. In the capacitor pattern forming region 135 of the structure, since the CD of the forming region is wider than the CD of the first via hole, the conductive layer 140 remains on the sidewalls and the bottom surface of the capacitor pattern forming region 135 of the MIM structure.
그리고, 도 2d에 도시된 바와 같이, 제1플러그(145)가 형성된 결과물 상에 제2금속배선과 하부전극으로 이용될 제1금속막(150)과 유전막(160) 및제2금속막(170)을 순차적으로 증착한다.As shown in FIG. 2D, the first metal film 150, the dielectric film 160, and the second metal film 170 to be used as the second metal wiring and the lower electrode on the resultant product on which the first plug 145 is formed. Are deposited sequentially.
이때, 상기 제1금속막(150)과 제2금속막(170)은 금속, 금속화합물 및 초전도체 중 적어도 어느 하나 이상을 선택하여 사용하여 형성하며, 유전막(160)은 질화물과 산화물 및 강유전체물 중 어느 하나를 이용하여 형성한다.In this case, the first metal film 150 and the second metal film 170 are formed by selecting at least one of metal, metal compound, and superconductor, and the dielectric film 160 is formed of nitride, oxide, and ferroelectric material. It forms using either.
또한, 상기 강유전체물은 바람직하게는 PZT 또는 BST 중 어느 하나를 이용한다.In addition, the ferroelectric material is preferably one of PZT or BST.
이어서, 도 2e에 도시된 바와 같이, 상기 제2금속막(170)을 유전막(160) 상부까지 화학기계적 연마공정을 진행하여 제거한 후 소정의 지연시간을 가진 뒤에 다시 화학기계적 연마공정을 진행하여 유전막(160)을 제1금속막(150) 상부까지 제거하여 결과물을 평탄화 시킨다.Subsequently, as shown in FIG. 2E, the second metal film 170 is removed by performing a chemical mechanical polishing process to the upper portion of the dielectric film 160, and after a predetermined delay time, the chemical mechanical polishing process is performed again. The 160 is removed to the upper portion of the first metal film 150 to planarize the resultant product.
또한, 상기 제2금속막(170)과 유전막(160) 제거 시, 제2금속막(170)과 유전막(160)을 동시에 제1금속막(150) 상부가 드러날때까지 화학기계적 연마 공정을 진행하여 제거할 수도 있다.In addition, when the second metal layer 170 and the dielectric layer 160 are removed, the chemical mechanical polishing process is performed until the upper portion of the first metal layer 150 is simultaneously exposed to the second metal layer 170 and the dielectric layer 160. Can be removed.
그 후, 도 2f에 도시된 바와 같이, 상기 제2금속막(170)과 유전막(160)이 제거되어 결과물 상에 노출된 제1금속막(150)을 선택적으로 식각하여 제2금속배선(150a)과 MIM 구조의 커패시터 하부전극(150b)을 동시에 형성한다.Thereafter, as shown in FIG. 2F, the second metal layer 170 and the dielectric layer 160 are removed to selectively etch the first metal layer 150 exposed on the resultant second metal wiring 150a. ) And the capacitor lower electrode 150b of the MIM structure are formed at the same time.
상기 MIM 구조의 커패시터는 제1금속막(150)으로 이루어진 하부전극(150a)과 유전막(160), 그리고 제2금속막(170)으로 이루어진 상부전극으로 이루어진다.The capacitor of the MIM structure includes a lower electrode 150a made of the first metal film 150, a dielectric film 160, and an upper electrode made of the second metal film 170.
이어서, 상기 제2금속배선(150a)과 MIM 구조의 커패시터가 형성된 결과물 상에 제2층간절연막(180)을 증착하고, 노광 및 식각공정을 진행하여 제2비아홀(미도시함)을 형성한 후, 도전막으로 매립하여 제2층간절연막(180) 내에 제2플러그(190)를 형성한다.Subsequently, a second interlayer insulating layer 180 is deposited on the resultant material on which the second metal wiring 150a and the capacitor having the MIM structure are formed, and a second via hole (not shown) is formed by performing an exposure and etching process. The second plug 190 is formed in the second interlayer insulating film 180 by filling the conductive film.
그리고, 상기 제2플러그(190) 상부에 제3금속배선(200)을 패터닝하여 외부회로와 MIM 구조의 커패시터 상부전극을 전기적으로 연결한다.The third metal wiring 200 is patterned on the second plug 190 to electrically connect the external circuit and the capacitor upper electrode of the MIM structure.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 배선과 상호 연결되는 MIM 구조의 커패시터 제조방법을 이용하게 되면, 제1금속배선이 형성된 반도체기판 상에 층간절연막을 증착한 후, 제2금속배선과 제1금속배선을 연결할 수 있도록 층간절연막 내에 플러그를 형성을 위한 식각 시, MIM 구조의 커패시터 형성영역도 같이 식각하여 MIM 구조의 커패시터 패턴을 형성함으로써, 기존의 MIM 구조의 커패시터 패턴을 형성하기 위한 포토 마스킹 공정을 생략할 수 있어 반도체소자의 제조공정을 단순화시키며, 그에 따른 반도체소자의 제조 수율을 향상시킬 수 있다.Therefore, as described above, when the capacitor manufacturing method of the MIM structure interconnected with the wiring of the semiconductor device according to the present invention is used, the second metal is deposited on the semiconductor substrate on which the first metal wiring is formed. When etching to form a plug in the interlayer insulating layer so as to connect the wiring and the first metal wiring, the capacitor formation region of the MIM structure is also etched to form a capacitor pattern of the MIM structure, thereby forming a capacitor pattern of the existing MIM structure. Since the photo masking process can be omitted, the manufacturing process of the semiconductor device can be simplified, and thus the manufacturing yield of the semiconductor device can be improved.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020042069A KR100865944B1 (en) | 2002-07-18 | 2002-07-18 | Method for forming the capacitor of Metal-Insulator-Metal structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020042069A KR100865944B1 (en) | 2002-07-18 | 2002-07-18 | Method for forming the capacitor of Metal-Insulator-Metal structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040008432A true KR20040008432A (en) | 2004-01-31 |
| KR100865944B1 KR100865944B1 (en) | 2008-10-30 |
Family
ID=37317495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020042069A KR100865944B1 (en) | 2002-07-18 | 2002-07-18 | Method for forming the capacitor of Metal-Insulator-Metal structure |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100865944B1 (en) |
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- 2002-07-18 KR KR1020020042069A patent/KR100865944B1/en not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR100865944B1 (en) | 2008-10-30 |
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