KR20010092804A - Ｃｍｏｓ논리회로의 고장감지장치 - Google Patents

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Abstract

본 발명은 CMOS 논리회로의 고장감지장치에 관한 것이다.
이러한 본 발명은 테스트 대상 CMOS 논리회로(CUT)에 흐르는 전류의 크기에 따라 변동하는 전압을 발생하는 전류 감지부; 전류 감지부의 출력전압에 대응하는 제1 비교전압을 발생하는 제1 레벨 변환부; 일정 크기의 기준전압을 유지하는 기준전압 유지부; 기준전압을 이용하여 CUT가 정상적으로 동작할 때의 제1 비교전압과 동일한 크기의 제2 비교전압을 발생하는 제2 레벨 변환부; 및 제1 비교전압과 제2 비교전압이 일정 수준 이상으로 차이가 발생하면 오류감지신호를 출력하는 레벨 비교부를 포함하여 구성되는 것을 특징으로 한다.
본 발명을 사용하면, CMOS 논리회로 내에 브리징 또는 게이트 옥사이드 단락 고장 등 CMOS 논리회로에 과전류를 흐르게 하는 고장을 즉시 검출할 수 있으므로 이에 대한 조치를 취할 수 있게되어, CMOS 논리회로로 이루어지는 시스템의 신뢰도를 향상시킬 수 있는 효과가 있다.

Description

ＣＭＯＳ논리회로의 고장감지장치{Unit to detect faults for Complementary Metal Oxide Semiconductor logic circuits}
본 발명은 CMOS 논리회로의 고장감지장치에 관한 것으로서, 특히 CMOS 논리회로에 발생하는 브리징 또는 게이트 옥사이드 단락 고장 등 CMOS 논리회로에 과전류를 흐르게 하는 고장을 검출하는 장치에 관한 것이다.
CMOS(Complementary Metal Oxide Semiconductor) 소자는 그 구조적 특성으로 인하여 결함이 없으면 정지상태(steady state)에서 P-N 접합 누설전류(P-N junction leakage current) 이외에는 전류가 흐르지 않는다. 그러나 입력전압이 논리 문턱전압(logic threshold voltage) 근처에서 변화하는 과도상태(transient state)에서는 과도전류(transient current)가 흐르며, 게이트 수가 증가할수록 전원에서 공급되는 과도전류는 증가하게 된다. 이 과도전류의 발생은 고장상태를 지시하는 것은 아니다.
한편, CMOS 논리회로 내에 브리징 또는 게이트 옥사이드 단락 고장 등이 발생하면 정지상태에서 전원전압(VDD)과 접지(GND) 사이에 전류통로가 형성되어 P-N 접합 누설전류보다 큰 고장전류(faulty current)가 흐르게 되는데, 기존의 칩 테스팅 방식인 논리 테스트, 즉 전압 테스트로는 검출되지 않는다.
또한, 이러한 고장들이 발생한 경우에는 신호지연이 발생하고, 시간이 경과함에 따라 그 상태가 더욱 악화되어 현장에서 사용하는 도중에 시스템 내에서 고장을 일으키므로 시스템의 신뢰도를 현저하게 감소시키는 요인이 된다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서,CMOS 논리회로에 발생하는 브리징 또는 게이트 옥사이드 단락 고장 등 CMOS 논리회로에 과전류를 흐르게 하는 고장을 검출하는 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 CMOS 논리회로의 고장감지장치는, 테스트 대상 CMOS 논리회로에 흐르는 전류의 크기에 따라 변동하는 전압을 발생하는 전류 감지부; 상기 전류 감지부의 출력전압에 대응하는 제1 비교전압을 발생하는 제1 레벨 변환부; 일정 크기의 기준전압을 유지하는 기준전압 유지부; 상기 기준전압을 이용하여, 상기 테스트 대상 CMOS 논리회로가 정상적으로 동작할 때의 상기 제1 비교전압과 동일한 크기의 제2 비교전압을 발생하는 제2 레벨 변환부; 및 상기 제1 비교전압과 상기 제2 비교전압이 일정 수준 이상으로 차이가 발생하면, 오류감지신호를 출력하는 레벨 비교부를 포함하여 구성되는 것을 특징으로 한다.
이때 상기 전류감지부는, 상시 온(ON) 상태로서 상기 테스트 대상 CMOS 회로에 흐르는 일정 레벨 이하의 전류를 통과시키는 제1 NMOS 소자; 및 게이트 단자와 드레인 단자가 상기 테스트 대상 CMOS 회로의 출력단에 공통으로 접속되어 상기 테스트 대상 CMOS 회로에 흐르는 일정 레벨 이상의 전류를 통과시키되, 드레인 단이 상기 전류 감지부의 출력단이 되는 제2 NMOS 소자를 포함하도록 구성하여 바람직하게 실시할 수 있다.
또한, 상기 제1 레벨 변환부는 상시 온 상태이고 드레인이 전원전압에 접속되어 있는 제1 PMOS 소자; 및 드레인 단자가 상기 제1 PMOS 소자의 소스 단자에 접속되고 게이트 단자가 상기 전류 감지부의 출력단에 접속되되, 드레인 단이 상기제1 레벨 변환부의 출력단이 되는 제2 PMOS 소자를 포함하도록 구성하여 바람직하게 실시할 수 있다.
한편, 상기 기준전압 유지부는 드레인 단자가 상기 전원전압에 접속되고 상시 온 상태인 제3 NMOS 소자; 및 드레인 단자가 상기 제3 NMOS 소자의 소스 단자에 접속되고 상시 온 상태이되, 드레인 단이 상기 기준전압 유지부의 출력단이 되는 제4 NMOS 소자를 포함하도록 구성할 수 있다.
이때 상기 제2 레벨 변환부는, 상시 온 상태이고 드레인이 전원전압에 접속되어 있는 제3 PMOS 소자; 및 드레인 단자가 상기 제3 PMOS 소자의 소스에 접속되고 게이트 단자가 상기 기준전압 유지부의 출력단에 접속되되, 드레인 단이 상기 제2 레벨 변환부의 출력단이 되는 제4 PMOS 소자를 포함하도록 구성하여 바람직하게 실시할 수 있다.
또한, 상기 레벨 비교부는 드레인 단자가 상기 제1 레벨 변환부의 출력단에 접속되고, 상기 테스트 대상 CMOS 회로의 클럭신호가 반전된 신호를 게이트 단으로 입력받는 제5 NMOS 소자; 드레인 단자가 상기 제2 레벨 변환부의 출력단에 접속되고, 상기 테스트 대상 CMOS 회로의 클럭신호가 반전된 신호를 게이트 단으로 입력받는 제6 NMOS 소자; 입력단자가 상기 제6 NMOS 소자의 소스단자에 접속되고, 출력단자는 상기 제5 NMOS 소자의 소스단자에 접속되는 제1 인버터; 입력단자가 상기 제5 NMOS 소자의 소스단자에 접속되고, 출력단자는 상기 제6 NMOS 소자의 소스단자에 접속되는 제2 인버터; 입력단자가 상기 제2 인버터의 입력단자에 접속되어 출력단으로 상기 오류감지신호를 출력하는 제3 인버터; 및 입력단자가 상기 제2 인버터의 출력단자에 접속되는 제4 인버터를 포함하도록 구성하여 바람직하게 실시할 수 있다.
도 1은 본 발명에 따른 블럭도,
도 2는 본 발명의 일 실시예에 관한 상세 구성도를 도시한 것이다.
* 도면의 주요부분에 대한 부호의 설명
10: 테스트 대상 CMOS 회로(CUT) 20: 고장감지장치
21: 전류 감지부 22: 제1 레벨 변환부
23: 기준전압 유지부 24: 제2 레벨 변환부
25: 레벨 비교부
21-1,21-2,23-1,23-2,25-1,25-2: NMOS 소자
22-1,22-2,24-1,24-2: PMOS 소자
25-3 내지 25-6: 인버터
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 블럭도로서, 테스트 대상 CMOS 논리회로(10)에서 흐르는 전류를 전압으로 변환하여 기준 전압과 비교함으로서, CMOS 논리회로에 고장이 발생하였는지를 감지한다. 이하에서는 설명의 편의를 위하여 테스트 대상 CMOS 논리회로(10)를 CUT(Circuit Under Test)라 칭하기로 한다.
먼저, 전류 감지부(21)는 CUT(10)에 흐르는 전류의 크기에 따라 변동하는 전압을 발생한다. 즉, CUT(10)에 정상적인 전류가 흐를 때와 과도전류 혹은 고장에 의한 과전류가 흐르는 경우에 서로 다른 전압을 발생한다.
보다 구체적으로 설명하자면, CMOS 회로는 정지상태에서 PMOS 또는 NMOS 소자 중의 하나가 완전히 오프(OFF)되므로, 전원전압(VDD)과 접지(GND) 사이에 전류가 흐를 수 있는 통로가 형성되지 않는다. 그러므로 P-N 접합의 누설전류 이외에는 전류가 흐르지 않으며, 과도상태에서는 PMOS와 NMOS가 동시에 온(ON)되는 순간이 발생하여 큰 전류가 흐르게 된다.
그러나, 과도전류가 흐르는 과도상태는 고장상태가 아니므로, 과도상태에서는 CUT(10)가 정상동작이 가능하도록 전류 감지부(21)의 저항이 적어서 큰 전류를전압강하가 적은 상태에서 통과시킬 수 있어야 하고, 고장 검출시에는 저항이 커서 과전류를 검출할 수 있도록 전압강하가 커야 한다. 이러한 기능을 수행하는 전류 감지부(21)의 일 실시예를 도 2를 참조하여 설명하기로 한다.
즉, 노드 NGND의 전압이 제1 NMOS 소자(21-1)의 문턱전압보다 낮으면 제1 NMOS 소자(21-1)만에 의하여 전류가 흐른다. 그러나, 과도전류나 과전류가 흐르면 노드 NGND의 전압이 제2 NMOS 소자(21-2)의 문턱전압보다 커지게 되고, 제2 NMOS 소자(21-2)가 동작하여 전류가 흐른다. 이 때, 노드 NGND의 전압은 제2 NMOS 소자(21-2)의 문턱전압 이상으로 높아지지는 않으므로 CUT(10)는 정상적으로 동작할 수 있다. 따라서 제2 NMOS 소자(21-2)는 큰 전류를 통과시킬 수 있도록 면적을 크게 해야 한다.
여기서, 전류 감지부(21)의 출력은 CUT(10)에 과도전류가 흐를 때나 과전류가 흐르는 경우에 서로 유사하지만 과도전류에 의한 효과는 레벨 비교부(25)에서의 클럭 동작에 의해 제거된다.
제1 레벨 변환부(22)는 전류 감지부(21)의 출력전압이 일정 수준보다 낮을 경우와 높을 경우에 서로 다른 크기를 가지는 제1 비교전압을 발생한다. 즉, 제1 비교전압은 CUT(10)가 정상적으로 동작할 때와 고장 상태에서 동작할 때의 경우가 서로 다르다.
보다 구체적으로 설명하자면, CUT(10)에서 흐르는 전류는 전류 감지부(21)에서 전압으로 변환되며, 이 전압의 크기는 0 볼트와 제2 NMOS 소자(21-2)의 문턱전압 사이에 있다. 이러한 낮은 전압을 CMOS 논리회로에서 동작이 가능한 전압으로 변환해주기 위하여 사용되는 것이 제1 레벨 변환부(22)이다.
도 2를 참조하여 설명하자면, 전류 감지부(21)의 출력전압이 0V와 제2 NMOS 소자(21-2)의 문턱전압 사이에서 변화할 때, 제1 PMOS 소자(22-1)는 선형영역에서, 제2 PMOS 소자(22-2)는 포화영역에서 동작한다. 그러므로, 제1 PMOS 소자(22-1)와 제2 PMOS 소자(22-2)의 크기를 조절하면 전류 감지부(21)의 낮은 출력전압을 CMOS 소자가 정상동작할 수 있는 영역으로 변환시킬 수 있다. 이 때, 정상상태에서 제1 PMOS 소자(22-1)의 소스 전압(제1 레벨 변환부의 출력전압)은 대략 2.5 볼트 정도가 되도록 한다.
또한, 제1 레벨 변환부(22)는 CUT(10)가 고속으로 동작할 때 레벨 비교부(25)에 사용된 클럭과 캐패시턴스의 영향으로 전류가 영향을 받을 수 있으므로 레벨 비교부(25)와 CUT(10)를 완전히 분리하는 역할도 수행하여 레벨 비교부(25)가 외부의 영향을 받지 않도록 하는 역할도 수행한다.
기준전압 유지부(23)는 일정 크기의 기준전압을 유지하는 역할을 수행한다. 도 2를 참조하자면, 드레인 단자가 전원전압(Vdd)에 접속되고 상시 온 상태인 제3 NMOS 소자(23-1), 및 드레인 단자가 제3 NMOS 소자(23-1)의 소스 단자에 접속되고 상시 온 상태인 제4 NMOS 소자(23-2)로 이루어질 수 있다. 이 때, 제3 NMOS 소자(23-1)와 제4 NMOS 소자(23-2)의 크기를 조절하면 원하는 기준전압를 설정할수 있다.
한편, 제2 레벨 변환부(24)는 기준전압 유지부(23)에서 발생된 기준전압을 이용하여, CUT(10)가 정상적으로 동작할 때의 제1 비교전압과 동일한 크기의 제2 비교전압을 발생한다. 하나의 예로서, CUT(10)가 정상적으로 동작할 때의 제1 레벨변환부(22)의 출력전압, 즉 제1 비교전압이 2.5 볼트라면 제2 레벨 변환부(24)의 출력전압(제2 비교전압)도 2.5 볼트가 되도록 한다.
도 2에 도시한 바와 같이 이러한 제2 레벨 변환부(24)는 제1 레벨 변환부(22)와 동일한 기능을 수행하며, 제1 PMOS 소자(22-1)의 역할을 제3 PMOS 소자(24-1)가 수행하며, 제2 PMOS 소자(22-2)의 역할을 제4 PMOS 소자(24-2)가 수행한다.
레벨 비교부(25)는 제1 비교전압과 제2 비교전압이 일정 레벨 이상으로 차이가 나는지를 감시하여, 일정 레벨 이상의 차이가 발생하면 이를 알리는 오류발생신호를 출력한다. 이 때, CUT(10)의 과도전류는 제5 NMOS 소자(25-1)와 제6 NMOS 소자(25-2)의 클럭신호에 의하여 제거되므로 과도전류에 의한 효과는 배제될 수 있다.
도 2를 참조하자면, 레벨 비교기(25)는 두 개의 인버터(25-3,25-4)로 구성된 래치(Latch)이며, 과도전류가 흐르고 난 후 정지전류가 흐를 때 클럭의 끝에서 트리거링을 한다.
이러한 레벨 비교기(25)의 동작예로서 CUT(10)에 고장으로 인한 과전류가 흐르는 경우를 설명하자면, 전류 감지부(21)의 출력전압이 일정 상태 이상으로 상승하면 제2 PMOS 소자(23-2)가 온 상태를 유지할 수 없게 된다. 그러면, CUT(10)의 다음 클럭에서 제5 NMOS 소자(25-1)가 도통되어 제5 NMOS 소자(25-1)의 소스단 출력(제2 인버터의 입력단 전압)이 전원전압(Vdd)으로 급속히 상승한다. 물론 제6 NMOS 소자(25-2)도 온 상태가 되어 제1 인버터(25-3)를 통해 전류를 공급한다.
그러므로, CUT(10)에 고장이 발생한 경우 제3 인버터(25-5)의 출력은 로우상태가 되고, 제4 인버터(25-6)의 출력은 하이 상태가 된다. 여기서, 제4 인버터(25-6)는 래치의 양단에 균형을 맞추기 위하여 사용된 부가적 소자이며, 래치(25-3,25-4)가 각 입출력 노드의 전압을 비교하는 데 걸리는 시간은 제1 PMOS 소자(22-1)에서 공급하는 전류와 래치의 제1 인버터(25-3)에서 공급하는 전류의 양에 의해 결정된다.
즉, 제3 인버터(25-5)의 출력이 로우 상태라면 CUT(10)가 고장 상태라는 것을 지시하게 되며, 하이 상태일 경우에는 정상 상태임을 지시하게 된다.
한편, 제1 레벨 변환부(22)는 PMOS 소자로 이루어지므로 구동능력이 약한 문제점이 있을 수 있다. 이 경우에는 제1 인버터(25-3)와 제2 인버터(25-4)에 사용되는 트랜지스터의 크기 비를 낮추어 래치(25-3,25-4)의 입력단 전압을 변화시킬 수 있도록 한다. 그리고, 고장전류가 흐를 때 래치의 입력단 전압이 래치의 논리 임계 전압이 되도록 래치에 사용되는 트랜지스터의 크기를 결정하면 래치에서 발생하는 지연시간을 줄일 수 있다.
본 발명을 사용하면, CMOS 논리회로 내에 브리징 또는 게이트 옥사이드 단락 고장 등 CMOS 논리회로에 과전류를 흐르게 하는 고장을 검출할 수 있으므로, 이에 대한 조치를 취할 수 있게 되어, CMOS 논리회로로 이루어지는 시스템의 신뢰도를 향상시킬 수 있는 효과가 있다.

Claims (6)

  1. CMOS 논리회로의 고장을 감지하는 장치에 있어서,
    테스트 대상 CMOS 논리회로에 흐르는 전류의 크기에 따라 변동하는 전압을 발생하는 전류 감지부;
    상기 전류 감지부의 출력전압에 대응하는 제1 비교전압을 발생하는 제1 레벨 변환부;
    일정 크기의 기준전압을 유지하는 기준전압 유지부;
    상기 기준전압을 이용하여, 상기 테스트 대상 CMOS 논리회로가 정상적으로 동작할 때의 상기 제1 비교전압과 동일한 크기의 제2 비교전압을 발생하는 제2 레벨 변환부; 및
    상기 제1 비교전압과 상기 제2 비교전압이 일정 수준 이상으로 차이가 발생하면, 오류감지신호를 출력하는 레벨 비교부를 포함하여 구성되는 것을 특징으로 하는 CMOS 논리회로의 고장감지장치.
  2. 제 1 항에 있어서 상기 전류감지부는,
    상시 온(ON) 상태로서, 상기 테스트 대상 CMOS 회로에 흐르는 일정 레벨 이하의 전류를 통과시키는 제1 NMOS 소자; 및
    게이트 단자와 드레인 단자가 상기 테스트 대상 CMOS 회로의 출력단에 공통으로 접속되어 상기 테스트 대상 CMOS 회로에 흐르는 일정 레벨 이상의 전류를 통과시키되, 드레인 단이 상기 전류 감지부의 출력단이 되는 제2 NMOS 소자를 포함하여 구성되는 것을 특징으로 하는 CMOS 논리회로의 고장감지장치.
  3. 제 2 항에 있어서 상기 제1 레벨 변환부는,
    상시 온 상태이고 드레인이 전원전압에 접속되어 있는 제1 PMOS 소자; 및
    드레인 단자가 상기 제1 PMOS 소자의 소스 단자에 접속되고 게이트 단자가 상기 전류 감지부의 출력단에 접속되되, 드레인 단이 상기 제1 레벨 변환부의 출력단이 되는 제2 PMOS 소자를 포함하여 구성되는 것을 특징으로 하는 CMOS 논리회로의 고장감지장치.
  4. 제 3 항에 있어서 상기 기준전압 유지부는,
    드레인 단자가 상기 전원전압에 접속되고 상시 온 상태인 제3 NMOS 소자; 및
    드레인 단자가 상기 제3 NMOS 소자의 소스 단자에 접속되고 상시 온 상태이되, 드레인 단이 상기 기준전압 유지부의 출력단이 되는 제4 NMOS 소자를 포함하여 구성되는 것을 특징으로 하는 CMOS 논리회로의 고장감지장치.
  5. 제 4 항에 있어서 상기 제2 레벨 변환부는,
    상시 온 상태이고 드레인이 전원전압에 접속되어 있는 제3 PMOS 소자; 및
    드레인 단자가 상기 제3 PMOS 소자의 소스에 접속되고 게이트 단자가 상기 기준전압 유지부의 출력단에 접속되되, 드레인 단이 상기 제2 레벨 변환부의 출력단이 되는 제4 PMOS 소자를 포함하여 구성되는 것을 특징으로 하는 CMOS 논리회로의 고장감지장치.
  6. 제 5 항에 있어서 상기 레벨 비교부는,
    드레인 단자가 상기 제1 레벨 변환부의 출력단에 접속되고, 상기 테스트 대상 CMOS 회로의 클럭신호가 반전된 신호를 게이트 단으로 입력받는 제5 NMOS 소자;
    드레인 단자가 상기 제2 레벨 변환부의 출력단에 접속되고, 상기 테스트 대상 CMOS 회로의 클럭신호가 반전된 신호를 게이트 단으로 입력받는 제6 NMOS 소자;
    입력단자가 상기 제6 NMOS 소자의 소스단자에 접속되고, 출력단자는 상기 제5 NMOS 소자의 소스단자에 접속되는 제1 인버터;
    입력단자가 상기 제5 NMOS 소자의 소스단자에 접속되고, 출력단자는 상기 제6 NMOS 소자의 소스단자에 접속되는 제2 인버터;
    입력단자가 상기 제2 인버터의 입력단자에 접속되어 출력단으로 상기 오류감지신호를 출력하는 제3 인버터; 및
    입력단자가 상기 제2 인버터의 출력단자에 접속되는 제4 인버터를 포함하여 구성되는 것을 특징으로 하는 CMOS 논리회로의 고장감지장치.
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