KR20010085613A - Electronic device - Google Patents
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Abstract
Description
본 발명은 기판상에 형성된 반도체 소자(반도체 박막을 사용하는 소자)를 갖춘 EL(electro luminescence) 디스플레이 디바이스, 및 EL 디스플레이 디바이스를 디스플레이(디스플레이부)로 사용하는 전자 장비에 관한 것이다. 본 명세서에서 언급되는 EL(electroluminescent) 디바이스는 예를 들면, 3중-근거의 발광 디바이스및/또는 단일-근거의 발광 디바이스를 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electroluminescence (EL) display device with a semiconductor element (element using a semiconductor thin film) formed on a substrate, and to electronic equipment using the EL display device as a display (display portion). Electroluminescent (EL) devices referred to herein include, for example, triple-based light emitting devices and / or single-based light emitting devices.
최근에는, TFT가 기판상에 형성되는 기술이 많이 진보되었고, 그 기술을 활성 매트릭스 디스플레이 디바이스에 적용하는 것이 증가적으로 개발되었다. 특히, 폴리실리콘막을 사용하는 TFT는 비정질 실리콘막(amorphous silicon film)을 사용하는 종래의 TFT 보다 전계 효과 이동성(또한 이동성이라 칭하여지는)이 더 높으므로 고속 동작을 가능하게 한다.In recent years, the technology in which TFTs are formed on a substrate has been greatly advanced, and the application of the technology to an active matrix display device has been gradually developed. In particular, a TFT using a polysilicon film has a higher field effect mobility (also referred to as mobility) than a conventional TFT using an amorphous silicon film, thereby enabling high speed operation.
동일한 기판상에 다양한 회로 및 소자를 형성함으로서 제작 비용의 감소, 디스플레이 디바이스의 소형화, 산출량 개선, 및 처리량 감소와 같은 다양한 이점이 얻어지기 때문에, 상기의 활성 매트릭스 디스플레이 디바이스에 관심이 주어지고 있다.The interest of the above active matrix display devices is of interest because of the various advantages such as reducing manufacturing costs, miniaturizing display devices, improving yields, and reducing throughput, by forming various circuits and elements on the same substrate.
활성 매트릭스 EL 디스플레이 디바이스는 TFT로 형성된 스위칭 소자(이후에는 스위칭 소자라 칭하여지는)를 각 픽셀(pixel)에 제공하고, 스위칭 TFT에 의한 전류 제어를 실행하는 구동기 소자를 활성화하여, EL층(확실하게 말하면, 발광층)이 빛을 발하게 한다. 예를 들면, 일본 특허 출원 공개 No. Hei 10-189252가 EL 디스플레이 디바이스를 설명한다.The active matrix EL display device provides each pixel with a switching element (hereinafter referred to as a switching element) formed of a TFT, and activates a driver element that executes current control by the switching TFT, thereby ensuring an EL layer (obviously In other words, the light emitting layer) emits light. For example, Japanese Patent Application Publication No. Hei 10-189252 describes an EL display device.
활성 매트릭스 EL 디스플레이 디바이스로는 빛 방사 방향에 따라 2개의 EL 소자의 구조가 제안된다. 이들 구조 중 하나는 EL 소자로부터 조사되는 빛이 반대 기판을 투과하고 이어서 관찰자의 눈에 닿도록 방사되는 것이다. 이 경우, 관찰자는 반대 기판측으로부터 영상을 인식할 수 있다. 다른 구조는 EL 소자로부터 조사되는 빛이 소자 기판을 투과하고 이어서 관찰자의 눈에 닿도록 방사되는 것이다.이 경우, 관찰자는 소자 기판측으로부터 영상을 인식할 수 있다.As the active matrix EL display device, the structure of two EL elements is proposed in accordance with the light emission direction. One of these structures is that light irradiated from the EL element is transmitted through the opposite substrate and then emitted to reach the viewer's eyes. In this case, the observer can recognize the image from the opposite substrate side. Another structure is that light irradiated from the EL element is transmitted to pass through the element substrate and then to reach the observer's eye. In this case, the observer can recognize an image from the element substrate side.
전자의 구조에서, 외부로부터의 빛은 반대 기판을 투과하고 이어서 각 픽셀 전극 사이의 갭(gap)에 존재하는 TFT로 방사되어, 그에 의해 TFT를 변형시킨다. 그러나, 외부로부터의 빛의 강도가 높지 않으므로, TFT의 변형은 크지 않다.In the former structure, light from the outside is transmitted to the opposite substrate and then radiated to the TFT present in the gap between each pixel electrode, thereby deforming the TFT. However, since the intensity of light from the outside is not high, the deformation of the TFT is not large.
한편, 일반적으로 자주 사용되는 후자의 구조에서는 EL 소자로부터 조사되는 빛이 소자 기판을 투과하여 방사되기 때문에, EL 소자로부터 조사되는 빛은 TFT로 방사되므로, TFT가 변형되는 심각한 문제점을 일으키게 된다.On the other hand, in the latter structure which is often used, since the light irradiated from the EL element is transmitted through the element substrate, the light irradiated from the EL element is emitted to the TFT, which causes a serious problem that the TFT is deformed.
또한, 픽셀에는 저장 캐패시터가 제공되고, 디스플레이 성능면에서 픽셀에 대해 높은 개구비(aperture ratio)가 요구된다. 각 픽셀이 높은 개구 비율을 가지면, 빛 적용 효율이 개선되고, 그에 의해 전력 절약 및 디스플레이 디바이스의 소형화를 이룰 수 있다.In addition, the pixel is provided with a storage capacitor, and a high aperture ratio is required for the pixel in terms of display performance. If each pixel has a high aperture ratio, the light application efficiency can be improved, thereby achieving power saving and miniaturization of the display device.
최근에는 세밀한 픽셀 크기가 개발되고, 더 높은 명석도의 영상이 요구된다. 세밀한 픽셀 크기는 TFT 및 배선(wiring)이 형성되는 한 픽셀의 면적을 증가시키므로, 그에 의해 픽셀 개구비를 감소시킨다.In recent years, finer pixel sizes have been developed, and higher definition images are required. The fine pixel size increases the area of one pixel in which the TFT and wiring are formed, thereby reducing the pixel aperture ratio.
상기의 환경하에서, 규칙적인 픽셀 크기의 제한내에 각 픽셀의 높은 개구비를 구하기 위해서는 픽셀의 회로 구조에 필요한 회로 소자를 효율적으로 배치하는 것이 기본이다.Under the above circumstances, in order to obtain a high aperture ratio of each pixel within the limits of a regular pixel size, it is fundamental to efficiently arrange the circuit elements necessary for the circuit structure of the pixel.
상술된 바와 같이, 작은 수의 마스크(mask)로 픽셀 개구비를 높이는 활성 매트릭스 EL 디스플레이 디바이스를 실현하기 위해, 지금까지 존재하지 않은 전체적으로 새로운 픽셀 구조가 요구된다.As described above, in order to realize an active matrix EL display device which raises the pixel aperture ratio with a small number of masks, an entirely new pixel structure that has not existed until now is required.
본 발명은 상기의 요구를 만족시키도록 이루어지므로, 본 발명의 목적은 마스크의 수 및 처리 과정의 수를 증가시키지 않고 높은 개구비(aperture ratio)를 실현하는 픽셀 구조를 갖는 EL 디스플레이 디바이스를 제공하는 것이다.Since the present invention is made to satisfy the above requirements, it is an object of the present invention to provide an EL display device having a pixel structure that realizes a high aperture ratio without increasing the number of masks and the number of processing procedures. will be.
도 1은 본 발명의 실시예 1에 따른 픽셀(pixel) 부분을 도시하는 상면도.1 is a top view showing a pixel portion according to Embodiment 1 of the present invention.
도 2는 본 발명의 실시예 1에 따른 픽셀 부분에서 동일한 회로를 도시하는 도면.Fig. 2 shows the same circuit in the pixel portion according to Embodiment 1 of the present invention.
도 3a 내지 도 3e는 본 발명의 실시예 1에 따라 활성 매트릭스 기판을 제작하는 처리를 도시하는 도면.3A-3E illustrate a process for fabricating an active matrix substrate in accordance with Example 1 of the present invention.
도 4a 내지 도 4d는 본 발명의 실시예 1에 따라 활성 매트릭스 기판을 제작하는 처리를 도시하는 도면.4A-4D illustrate a process for fabricating an active matrix substrate in accordance with Example 1 of the present invention.
도 5a 내지 도 5c는 본 발명의 실시예 1에 따라 활성 매트릭스 기판을 제작하는 처리를 도시하는 도면.5A-5C illustrate a process for fabricating an active matrix substrate in accordance with Example 1 of the present invention.
도 6a 및 도 6b는 본 발명의 실시예 1에 따른 활성 매트릭스 EL 디스플레이 디바이스를 도시하는 상면도 및 단면도.6A and 6B are a top view and a sectional view showing the active matrix EL display device according to Embodiment 1 of the present invention.
도 7a 내지 도 7c는 본 발명의 실시예 4에 따른 픽셀 부분을 도시하는 상면도.7A to 7C are top views showing pixel portions according to Embodiment 4 of the present invention.
도 8은 본 발명의 실시예 7에 따른 픽셀 부분을 도시하는 상면도.Fig. 8 is a top view showing the pixel portion according to the seventh embodiment of the present invention.
도 9는 본 발명의 실시예 7에 따른 픽셀 부분에서 동일한 회로를 도시하는 도면.Fig. 9 shows the same circuit in the pixel portion according to the seventh embodiment of the present invention.
도 10a 및 도 10b는 본 발명의 실시예 8에 따른 픽셀 부분을 도시하는 상면도 및 단면도.10A and 10B are a top view and a sectional view showing a pixel portion according to Embodiment 8 of the present invention.
도 11은 본 발명의 실시예 10에 따른 제작 디바이스를 도시하는 도면.Fig. 11 is a diagram showing a production device according to a tenth embodiment of the present invention.
도 12a 내지 도 12f는 본 발명의 실시예 11에 따른 전자 장비의 예를 도시하는 도면.12A to 12F show examples of electronic equipment according to Embodiment 11 of the present invention.
도 13a 및 도 13b는 본 발명의 실시예 11에 따른 전자 장비의 예를 도시하는 도면.13A and 13B show an example of electronic equipment according to Embodiment 11 of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
115 : 소스 배선 116 : 전류 공급선115: source wiring 116: current supply line
145 : 게이트 배선 204 : 발광 소자145: gate wiring 204: light emitting element
141: 연결 전극 146 : 픽셀 전극141: connection electrode 146: pixel electrode
151 : 보호전극151: protection electrode
종래의 기술로 문제점을 해결하기 위해, 본 발명은 다음의 수단을 제공한다.In order to solve the problem with the prior art, the present invention provides the following means.
본 발명은 각 TFT 사이의 갭(gap)과 각 픽셀(pixel) 사이의 갭이 흑색 마스크(mask)를 사용하지 않고 빛으로부터 차폐되는 픽셀 구조로 특징지워진다. 빛으로부터 TFT를 차폐시키는 한 수단으로, 게이트 전극 및 소스 배선은 제 1 절연막상에 형성되고, 활성층으로 동작하는 반도체층 대부분은 제 1 절연막과 다른 제 2 절연막에 형성된 게이트 배선으로 덮여진다. 또한, 빛으로부터 각 픽셀 사이의 갭을 차폐시키는 한 수단으로, 픽셀 전극은 소스 배선상에 이중인화되도록 배치된다.The present invention is characterized by a pixel structure in which the gap between each TFT and the gap between each pixel is shielded from light without using a black mask. As one means of shielding the TFT from light, the gate electrode and the source wiring are formed on the first insulating film, and most of the semiconductor layers serving as the active layer are covered with the gate wiring formed in the second insulating film different from the first insulating film. Further, as a means of shielding the gap between each pixel from light, the pixel electrode is arranged to be redundant on the source wiring.
상술된 TFT는 각 픽셀 또는 전류 제어 TFT상에 배치된 스위칭 TFT로 지시된다.The above-mentioned TFT is directed to the switching TFT disposed on each pixel or current control TFT.
본 명세서에서 설명된 본 발명의 구조에 따라, 다수의 소스 배선, 다수의 게이트 배선, 다수의 전류 공급선, 및 다수의 픽셀을 구비하는 전자 디바이스가 제공되고, 이는,According to the structure of the present invention described herein, there is provided an electronic device having a plurality of source wirings, a plurality of gate wirings, a plurality of current supply lines, and a plurality of pixels.
다수의 픽셀 각각이 스위칭 TFT, 전류 제어 TFT, 및 발광 소자를 포함하고,Each of the plurality of pixels includes a switching TFT, a current control TFT, and a light emitting element,
스위칭 TFT가 절연 표면상의 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역 사이에 삽입된 채널-형성 영역을 갖는 반도체층(제 1 반도체층(200)),반도체층(제 1 반도체층(200))상에 형성된 제 1 절연막(게이트 절연막), 채널-형성 영역에 이중인화되도록 제 1 절연막상에 형성된 전극(제 1 전극(113)), 제 1 절연막상에 형성된 소스 배선(115), 전극(제 1 전극(113)) 및 소스 배선을 덮는 제 2 절연막, 및 전극(제 1 전극(113))에 연결되고 제 2 절연막상에 형성된 게이트 배선(145)을 포함하는 것을 특징으로 한다.A semiconductor layer (first semiconductor layer 200) and a semiconductor layer (first semiconductor layer 200) in which a switching TFT has a source region and a drain region on an insulating surface, and a channel-forming region interposed between the source region and the drain region. A first insulating film (gate insulating film) formed on the first insulating film, an electrode (first electrode 113) formed on the first insulating film so as to be redundant in the channel-forming region, a source wiring 115 formed on the first insulating film, and an electrode ( And a second insulating film covering the first electrode 113 and the source wiring, and a gate wiring 145 connected to the electrode (the first electrode 113) and formed on the second insulating film.
상기 구조에서, 전자 디바이스는 반도체층(제 1 반도체층(200))이 게이트 배선상에 이중인화되는 영역을 갖는 것을 특징으로 한다.In the above structure, the electronic device is characterized in that the semiconductor layer (first semiconductor layer 200) has a region in which the semiconductor wiring is redundant.
또한, 전자 디바이스는 게이트 배선상에 이중인화되는 반도체층의 영역이 적어도 채널-형성 영역, 채널-형성 영역과 드레인 영역 사이에 존재하는 영역, 또는 채널-형성 영역과 소스 영역 사이에 존재하는 영역을 포함하고, 외부로부터의 빛에 대해 보호되는 것을 특징으로 한다.In addition, the electronic device includes a region in which the region of the semiconductor layer to be redundant on the gate wiring is present at least between the channel-forming region, the channel-forming region and the drain region, or between the channel-forming region and the source region. And protected against light from the outside.
다수의 게이트 전극이 절연막을 통해 한 반도체층상에 있는 다중-게이트 구조의 전자 디바이스의 경우, 이는 채널-형성 영역 중 하나와 또 다른 채널-형성 영역 사이에 존재하는 영역상에 이중인화되도록 게이트 전극이 배치되는 다수의 채널-형성 영역을 포함하는 것을 특징으로 한다.In the case of an electronic device of a multi-gate structure in which a plurality of gate electrodes are on one semiconductor layer through an insulating film, it is necessary that the gate electrode is dualized so as to be duplicated on an area existing between one of the channel-forming regions and another channel-forming region. It is characterized in that it comprises a plurality of channel-forming regions disposed.
또한, 전자 디바이스는 전극 및 소스 배선이 제 1 절연막상에 동일한 재료로 구성되고, 픽셀 전극, 연결 전극, 및 게이트 배선이 제 2 절연막상에 동일한 재료로 구성되는 것을 특징으로 한다.Further, the electronic device is characterized in that the electrode and the source wiring are made of the same material on the first insulating film, and the pixel electrode, the connecting electrode, and the gate wiring are made of the same material on the second insulating film.
본 발명의 또 다른 구조에 따라, 다수의 소스 배선, 다수의 제 1 게이트 배선, 다수의 전류 공급선, 다수의 제 2 게이트 배선, 및 다수의 픽셀을 구비하는 전자 디바이스가 제공되고, 이는,According to another structure of the present invention, there is provided an electronic device having a plurality of source wirings, a plurality of first gate wirings, a plurality of current supply lines, a plurality of second gate wirings, and a plurality of pixels.
다수의 픽셀 각각이 스위칭 TFT, 전류 제어 TFT, 삭제 TFT, 및 발광 소자를 포함하고,Each of the plurality of pixels includes a switching TFT, a current control TFT, a erasing TFT, and a light emitting element,
스위칭 TFT가 절연 표면상의 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역 사이에 삽입된 채널-형성 영역을 갖는 반도체층(제 1 반도체층(900)), 반도체층(제 1 반도체층(900))상에 형성된 제 1 절연막(게이트 절연막), 채널-형성 영역에 이중인화되고 제 1 절연막상에 형성된 전극(제 1 전극(805)), 제 1 절연막상에 형성된 소스 배선(803), 전극(제 1 전극(805)) 및 소스 배선(803)을 덮는 제 2 절연막, 및 전극(제 1 전극(805))에 연결되고 제 2 절연막상에 형성된 제 1 게이트 배선(801)을 포함하는 것을 특징으로 한다.A semiconductor layer (first semiconductor layer 900) and a semiconductor layer (first semiconductor layer 900) in which the switching TFT has a source region and a drain region on an insulating surface, and a channel-forming region interposed between the source region and the drain region. A first insulating film (gate insulating film) formed on the upper layer, an electrode (first electrode 805) formed on the first insulating film and doubled in the channel-forming region, a source wiring 803 formed on the first insulating film, and an electrode ( A second insulating film covering the first electrode 805 and the source wiring 803, and a first gate wiring 801 connected to the electrode (the first electrode 805) and formed on the second insulating film. It is done.
또한, 본 발명의 또 다른 구조에 따라, 다수의 소스 배선, 다수의 제 1 게이트 배선, 다수의 전류 공급선, 다수의 제 2 게이트 배선, 및 다수의 픽셀을 구비하는 전자 디바이스가 제공되고, 이는,In addition, according to another structure of the present invention, there is provided an electronic device having a plurality of source wirings, a plurality of first gate wirings, a plurality of current supply lines, a plurality of second gate wirings, and a plurality of pixels.
다수의 픽셀 각각이 스위칭 TFT, 전류 제어 TFT, 삭제 TFT, 및 발광 소자를 포함하고,Each of the plurality of pixels includes a switching TFT, a current control TFT, a erasing TFT, and a light emitting element,
삭제 TFT가 절연 표면상에 형성된 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역 사이에 삽입된 채널-형성 영역을 갖는 반도체층, 반도체층상에 형성된 제 1 절연막(게이트 절연막), 채널-형성 영역에 이중인화되고 제 1 절연막상에 형성된 제 1 전극(제 3 전극(807)), 제 1 절연막상에 형성된 제 2 전극(제 2 전극 806), 제 1 전극(제 3 전극(807)) 및 제 2 전극(제 2 전극(806))을 덮는 제 2절연막, 및 제 1 전극(제 3 전극(807))에 연결되고 제 2 절연막상에 형성된 제 2 게이트 배선(802)을 포함하는 것을 특징으로 한다.A semiconductor layer having a source region and a drain region formed on an insulating surface, and a channel-forming region interposed between the source region and the drain region, a first insulating film (gate insulating film) formed on the semiconductor layer, and a channel-forming region. The first electrode (third electrode 807) which is doubled and formed on the first insulating film, the second electrode (second electrode 806), the first electrode (third electrode 807) formed on the first insulating film, and the first electrode A second insulating film covering the second electrode (second electrode 806), and a second gate wiring 802 connected to the first electrode (third electrode 807) and formed on the second insulating film. do.
상기 구조에서, 전자 디바이스는 반도체층이 제 2 게이트 배선(802)상에 이중인화된 영역을 갖고, 제 2 게이트 배선(802)이 적어도 채널-형성 영역에 이중인화되는 것을 특징으로 한다.In the above structure, the electronic device is characterized in that the semiconductor layer has a doubled region on the second gate wiring 802, and the second gate wiring 802 is at least doubled in the channel-forming region.
또한, 전자 디바이스는 제 2 게이트 배선(802)상에 이중인화되는 반도체층의 영역이 적어도 채널-형성 영역, 채널-형성 영역과 드레인 영역 사이에 존재하는 영역, 또는 채널-형성 영역과 소스 영역 사이에 존재하는 영역을 포함하고, 외부로부터의 빛에 대해 보호되는 것을 특징으로 한다.In addition, the electronic device includes a region in which a region of the semiconductor layer to be dualized on the second gate wiring 802 exists at least between the channel-forming region, the channel-forming region and the drain region, or between the channel-forming region and the source region. It comprises an area present in, characterized in that it is protected against light from the outside.
상기 구조에서, 채널-형성 영역상에 이중인화된 제 1 전극(제 3 전극(807))은 삭제 TFT의 게이트 전극을 구비한다.In the above structure, the first electrode (third electrode 807) which is dualized on the channel-forming region has the gate electrode of the erasing TFT.
상기 구조에서, 제 2 전극(제 2 전극(806))은 스위칭 TFT의 드레인 영역에 연결된 전류 제어 TFT의 게이트 전극을 구비한다.In the above structure, the second electrode (second electrode 806) has a gate electrode of the current control TFT connected to the drain region of the switching TFT.
또한, 이는 제 1 게이트 배선 및 제 2 게이트 배선이 마스크수의 증가를 억제하기 위해 동일한 재료로 구성되는 것을 특징으로 한다.In addition, this is characterized in that the first gate wiring and the second gate wiring are made of the same material to suppress an increase in the number of masks.
본 발명의 바람직한 실시예에 대한 상세한 설명은 첨부된 도면을 참고로 설명된다.Detailed description of the preferred embodiment of the present invention will be described with reference to the accompanying drawings.
본 발명에 따른 EL 디스플레이 디바이스는 픽셀(pixel)이 매트릭스 형태로 소자 기판상에 배열된 픽셀 부분과 그 픽셀 부분을 구동하는 구동 회로를 기본 구조로 포함한다.The EL display device according to the present invention includes, as a basic structure, a pixel portion in which pixels are arranged on an element substrate in a matrix form and a driving circuit for driving the pixel portion.
2개의 스위칭 TFT 및 전류 제어 TFT는 각 픽셀상에 형성된다. 이 구조에서, 스위칭 TFT의 드레인은 전류 제어 TFT의 게이트에 전기적으로 연결된다. 부가하여, 전류 제어 TFT의 드레인은 전기적으로 픽셀 전극과 연결된다. 이와 같이, 픽셀 부분이 형성된다.Two switching TFTs and a current control TFT are formed on each pixel. In this structure, the drain of the switching TFT is electrically connected to the gate of the current control TFT. In addition, the drain of the current control TFT is electrically connected with the pixel electrode. In this way, a pixel portion is formed.
또한, 픽셀을 구동하는 구동기 회로는 n-채널 TFT 또는 p-채널 TFT로 형성된다.Further, the driver circuit for driving the pixel is formed of an n-channel TFT or a p-channel TFT.
도 1에는 본 발명에 따른 픽셀 구조의 특정한 예가 도시된다. 또한, 도 2에는 도 1에 도시된 픽셀 구조를 갖는 동일한 회로가 도시된다. 본 예에서, 2개의 TFT는 픽셀내에 형성되지만, 3개의 TFT가 픽셀내에 형성된 픽셀 구조가 적용될 수 있다.1 shows a specific example of a pixel structure according to the present invention. Also shown in FIG. 2 is the same circuit having the pixel structure shown in FIG. 1. In this example, two TFTs are formed in the pixel, but a pixel structure in which three TFTs are formed in the pixel can be applied.
도 1 및 도 2에 도시된 바와 같이, 픽셀 부분은 로우(row) 방향으로 배치된 게이트 배선(145), 컬럼(column) 방향으로 배치된 소스 배선(115), 전류 공급선(116), 게이트 배선(145) 및 소스 배선(115)에 연결된 스위칭 TFT(202), 발광 소자(204) 및 전류 공급선(116)에 연결된 전류 제어 TFT(203), 및 저장 캐패시터(207)를 포함한다.As shown in FIGS. 1 and 2, the pixel portion includes a gate wiring 145 arranged in a row direction, a source wiring 115 arranged in a column direction, a current supply line 116, and a gate wiring. A switching TFT 202 connected to the 145 and the source wiring 115, a current control TFT 203 connected to the light emitting element 204 and the current supply line 116, and a storage capacitor 207.
도 1에 도시된 게이트 배선(145)은 로우 방향으로 배치된 아일랜드(island) 형태의 제 1 전극(113)에 연결된다. 또한, 게이트 배선(145)은 제 2 절연막에 배치되어 이와 접촉된다. 한편, 아일랜드 형태의 제 1 전극(113)은 제 1 절연막(이후 게이트 절연막이라 칭하여지는)에 형성되어, 소스 배선(137) 및 전류 공급선(116)에서와 같이 이와 접촉된다.The gate wiring 145 illustrated in FIG. 1 is connected to the first electrode 113 having an island shape disposed in a row direction. In addition, the gate wiring 145 is disposed on and in contact with the second insulating film. On the other hand, the island-shaped first electrode 113 is formed on the first insulating film (hereinafter referred to as a gate insulating film), and is in contact with this as in the source wiring 137 and the current supply line 116.
또한, 연결 전극(140)은 연결 전극(141), 연결 전극(143), 연결 전극(144), 및 게이트 배선(145)에서와 같이 제 2 절연막(이후 층간 절연막이라 칭하여지는)에 형성된다.In addition, the connection electrode 140 is formed on the second insulating film (hereinafter referred to as an interlayer insulating film) as in the connection electrode 141, the connection electrode 143, the connection electrode 144, and the gate wiring 145.
또한, 픽셀 전극(146)은 연결 전극(141)과 접촉되도록 전류 제어 TFT와 연결된 연결 전극(141)에 이중인화된다. 또한, 픽셀 전극(146)의 끝부분은 소스 배선(115)에 이중인화된다. EL층, 음극, 보호 전극 등은 양극과 같이 픽셀 전극(146)으로 형성되고, 그에 의해 활성 매트릭스 EL 디스플레이 디바이스가 완료된다. 본 명세서에서, 양극, EL층, 및 음극으로 형성된 발광 소자는 EL 소자라 칭하여진다.In addition, the pixel electrode 146 is doubled to the connection electrode 141 connected to the current control TFT so as to be in contact with the connection electrode 141. In addition, an end portion of the pixel electrode 146 is doubled in the source wiring 115. The EL layer, the cathode, the protective electrode and the like are formed of the pixel electrode 146 like the anode, whereby the active matrix EL display device is completed. In the present specification, the light emitting element formed of the anode, the EL layer, and the cathode is referred to as an EL element.
또한, EL층은 일반적으로 적층 구조이고, 대표적으로는 Eastman Kodak사의 Tang 등에 의해 제안된 "홀(hole) 운송층/발광층/전자 운송층"의 적층 구조가 있다. 또 다른 구조로는 홀 주입층/홀 운송층/발광층/전자 운송층 및 홀 주입층/홀운송층/발광층/전자 운송층/전자 주입층이 언급된 순서로 적층된 구조가 있다. 또한, 발광층은 형광 색소 등으로 도핑될 수 있다. 본 명세서에서는 발광층, 전자 운송층, 전자 주입층 등이 일반적으로 EL층이라 칭하여진다.Further, the EL layer is generally a laminated structure, and typically there is a laminated structure of "hole transport layer / light emitting layer / electron transport layer" proposed by Tang et al., Of Eastman Kodak. Another structure includes a structure in which the hole injection layer / hole transport layer / light emitting layer / electron transport layer and the hole injection layer / hole transport layer / light emitting layer / electron transport layer / electron injection layer are stacked in the order mentioned. In addition, the light emitting layer may be doped with a fluorescent dye or the like. In the present specification, a light emitting layer, an electron transporting layer, an electron injection layer and the like are generally referred to as an EL layer.
본 발명에 따른 픽셀 구조는 TFT의 활성층이 게이트 배선상에 이중인화되고 빛으로부터 차폐될 수 있도록 한다.The pixel structure according to the present invention allows the active layer of the TFT to be doubled on the gate wiring and shielded from light.
소자 기판에서 적어도 스위칭 TFT를 빛으로부터 차폐시키기 위해, 제 1 반도체층(200) 중 적어도 채널-형성 영역은 게이트 배선(145)에 의해 빛으로부터 차폐되도록 배치된다. 또한, 채널-형성 영역과 드레인 영역 사이에 존재하는 영역, 및 채널-형성 영역과 소스 영역 사이에 존재하는 영역이 채널-형성 영역 이외에 게이트 배선(145)에 의해 빛으로부터 차폐되는 것이 바람직하다. 또한, 도 1에 도시된 구조는 다중-게이트 구조이기 때문에, 다수의 채널-형성 영역은 한 반도체층상에 존재한다. 그러므로, 채널-형성 영역과 또 다른 채널-형성 영역 사이의 영역을 게이트 배선(145)에 의해 빛으로부터 차폐시키는 것이 바람직하다.In order to shield at least the switching TFT from the light in the element substrate, at least the channel-forming region of the first semiconductor layer 200 is arranged to be shielded from light by the gate wiring 145. Further, it is preferable that the region existing between the channel-forming region and the drain region, and the region existing between the channel-forming region and the source region, are shielded from light by the gate wiring 145 in addition to the channel-forming region. In addition, since the structure shown in FIG. 1 is a multi-gate structure, a plurality of channel-forming regions exist on one semiconductor layer. Therefore, it is desirable to shield the region between the channel-forming region and another channel-forming region from the light by the gate wiring 145.
스위칭 TFT가 다중-게이트 구조이면, 스위칭 TFT의 off 전류는 저하될 수 있다. 또한, 전류 제어 TFT가 다중-게이트 구조이면, 열로 인한 전류 제어 TFT의 변형이 억제될 수 있다.If the switching TFT is a multi-gate structure, the off current of the switching TFT can be lowered. Further, if the current control TFT is a multi-gate structure, deformation of the current control TFT due to heat can be suppressed.
게이트 배선(145)은 게이트 전극으로 동작하는 제 1 전극(113)이 배치된 절연막과 다른 절연막에 접촉하여 그위에 형성된다.The gate wiring 145 is formed on and in contact with an insulating film different from the insulating film on which the first electrode 113 serving as the gate electrode is disposed.
상기 구조로, 소자 기판의 스위칭 TFT는 게이트 배선(145)에 의해 빛으로부터 차폐될 수 있다.With the above structure, the switching TFT of the element substrate can be shielded from light by the gate wiring 145.
또한, 한 픽셀의 캐패시터(또한 저장 캐패시터 또는 보조 캐패시터라 칭하여지는)는 제 2 반도체층(201), 및 제 2 반도체층(201)을 유전체로 덮은 절연막을 갖는 제 2 전극(114)으로 형성된다. 제 2 반도체층은 저장 캐패시터를 구성하는 한 전극의 기능을 갖고, 또한 전류 제어 TFT의 활성층으로 동작한다. 또한, 제 2 전극(114)은 저장 캐패시터를 구성하는 한 전극의 기능을 갖고, 연결 전극(143)에 의해 스위칭 TFT의 드레인 영역에 전기적으로 연결된다. 부가하여, 제 2 전극(114)의 일부는 전류 제어 TFT의 게이트 전극으로 동작한다.In addition, a pixel capacitor (also referred to as a storage capacitor or an auxiliary capacitor) is formed of a second electrode 114 having a second semiconductor layer 201 and an insulating film covering the second semiconductor layer 201 with a dielectric. . The second semiconductor layer has the function of one electrode constituting the storage capacitor and also acts as an active layer of the current control TFT. In addition, the second electrode 114 has a function of one electrode constituting the storage capacitor, and is electrically connected to the drain region of the switching TFT by the connecting electrode 143. In addition, part of the second electrode 114 operates as a gate electrode of the current control TFT.
또한, 전류 제어 TFT는 p-채널 TFT로 형성되고, 제 2 반도체층 일부에는 p형 도전성을 부여하는 불순물 원소가 부가된다. 또한, 저장 캐패시터의 한 전극을 형성하는 제 2 반도체층 일부에는 p-형 도전성을 부여하는 불순물 원소가 부가된다.Further, the current control TFT is formed of a p-channel TFT, and an impurity element for imparting p-type conductivity is added to part of the second semiconductor layer. In addition, an impurity element for imparting p-type conductivity is added to part of the second semiconductor layer forming one electrode of the storage capacitor.
본 예에서, 저장 캐패시터는 제 2 전극을 사용하여 형성되지만, 이 구조에 제한되지 않는다. 캐패시터 배선 또는 캐패시터 전극이 배치된 픽셀 구조가 적용될 수 있다.In this example, the storage capacitor is formed using the second electrode, but is not limited to this structure. A capacitor structure or a pixel structure in which capacitor electrodes are disposed may be applied.
또한, 도 1에 도시된 픽셀 구조를 갖춘 픽셀 부분 및 구동기 회로를 갖는 소자 구조를 형성하는데 요구되는 마스크(mask)의 수는 6이 될 수 있다. 즉, 제 1 마스크는 제 1 반도체층(200) 및 제 2 반도체층(201)을 패턴화하는데 사용되고, 제 2 마스크는 제 1 전극(113), 제 2 전극(114), 소스 배선(115), 및 전류 공급선(116)을 패턴화하는데 사용된다. 제 3 마스크는 p형 도전성을 부여하는 불순물 원소가 제 2 반도체층(201)에 부가될 때 n-채널 TFT를 덮는데 사용되고, 제 4 마스크는 제 1 반도체층, 제 2 반도체층, 제 1 전극, 제 2 전극, 소스 배선, 및 전류 공급선에 각각 이르는 접촉홀을 형성하는데 사용된다. 제 5 마스크는 연결 전극(140, 141, 143, 144) 및 게이트 배선(145)을 패턴화하는데 사용되고, 제 6 마스크는 픽셀 전극(146)을 패턴화하는데 사용된다.Further, the number of masks required to form the element structure having the pixel portion and the driver circuit having the pixel structure shown in FIG. 1 may be six. That is, the first mask is used to pattern the first semiconductor layer 200 and the second semiconductor layer 201, and the second mask is the first electrode 113, the second electrode 114, and the source wiring 115. , And is used to pattern the current supply line 116. The third mask is used to cover the n-channel TFT when an impurity element imparting p-type conductivity is added to the second semiconductor layer 201, and the fourth mask is the first semiconductor layer, the second semiconductor layer, and the first electrode. And a contact hole reaching the second electrode, the source wiring, and the current supply line, respectively. The fifth mask is used to pattern the connection electrodes 140, 141, 143, 144 and the gate wiring 145, and the sixth mask is used to pattern the pixel electrode 146.
상술된 바와 같이, 도 1에 도시된 픽셀 구조의 경우, 픽셀 개구비(aperture ratio)가 높은 활성 매트릭스 EL 디스플레이 디바이스는 적은 수의 마스크로 실현될 수 있다.As described above, in the case of the pixel structure shown in Fig. 1, an active matrix EL display device having a high pixel aperture ratio can be realized with a small number of masks.
본 발명에 따라 이와 같이 구성된 디바이스는 다음의 실시예에서 보다 상세히 설명된다.The device thus configured according to the invention is described in more detail in the following examples.
실시예 1Example 1
본 발명의 실시예는 도 3a 내지 도 6b를 참고로 설명된다. 픽셀 부분 및 그 픽셀 부분 주변에 배치된 구동기 회로 부분을 동시에 제작하는 방법이 설명된다. 본 예에서는 한 픽셀에 2개의 TFT를 갖는 픽셀 구조가 도시된다. 설명을 간략화하기 위해, 기본 회로인 CMOS 회로가 구동기 회로로 도시된다.Embodiments of the present invention are described with reference to FIGS. 3A-6B. A method of simultaneously fabricating a pixel portion and a driver circuit portion disposed around the pixel portion is described. In this example, a pixel structure having two TFTs in one pixel is shown. To simplify the description, a CMOS circuit that is a basic circuit is shown as a driver circuit.
먼저, 도 3a에 도시된 바와 같이, 기저막(101)은 유리 기판(110)상에 300 nm의 두께로 형성된다. 본 실시예에서는 질산화실리콘막이 하단막(101)으로 적층된다. 이때, 유리 기판(100)과 접촉되는 막의 질소 농도는 10 내지 25 wt%로 설정되는 것이 바람직하다.First, as shown in FIG. 3A, the base film 101 is formed on the glass substrate 110 to a thickness of 300 nm. In this embodiment, the silicon oxynitride film is laminated as the bottom film 101. At this time, the nitrogen concentration of the film in contact with the glass substrate 100 is preferably set to 10 to 25 wt%.
또한, 하단막(101)의 일부는 실리콘을 포함하는 절연막으로 형성될 수 있다(특별히, 질산화실리콘막 또는 질화실리콘막이 바람직하다). 전류 제어 TFT는 전류 제어 TFT에 큰 전류가 흐르므로 가열되기 쉬워서, 열 방사 효과를 갖는 절연막이 전류 제어 TFT 부근에 배치되는 것이 효과적이다.In addition, a part of the bottom film 101 may be formed of an insulating film containing silicon (particularly, a silicon nitride film or a silicon nitride film is preferable). The current control TFT is easily heated because a large current flows in the current control TFT, and it is effective that an insulating film having a heat radiation effect is disposed near the current control TFT.
이어서, 비정질 실리콘막(도시되지 않은)은 공지된 막 피착 방법을 통해 하단막(101)에 50 nm의 두께로 형성된다. 그 막은 비정질 구조를 갖는 반도체막인 한(미세결정질 반도체막을 포함하는) 비정질 실리콘막으로 제한될 필요가 없다. 부가하여, 비정질 실리콘 게르마늄막과 같이 비정질 구조를 갖는 합성 반도체막이 사용될 수 있다. 또한, 그 막의 두께는 20 내지 100 nm로 설정된다.Subsequently, an amorphous silicon film (not shown) is formed to a thickness of 50 nm in the bottom film 101 through a known film deposition method. The film need not be limited to an amorphous silicon film (including a microcrystalline semiconductor film) as long as it is a semiconductor film having an amorphous structure. In addition, a synthetic semiconductor film having an amorphous structure such as an amorphous silicon germanium film can be used. In addition, the thickness of the film is set to 20 to 100 nm.
비정질 실리콘막은 이어서 공지된 기술을 통해 결정화되어 결정질 실리콘막(또한 다결정질 실리콘막 또는 폴리실리콘막이라 칭하여지는)(102)을 형성한다. 공지된 결정화 방법으로는 열전기 용광로를 사용하는 열적 결정화 방법, 레이저빔을 사용하는 레이저-어닐링(laser-annealing) 결정화 방법, 및 적외선을 사용하는 램프-어닐링 결정화 방법이 있다. 본 실시예에서는 XeCl 기체를 사용하는 엑사이머(excimer) 레이저빔이 결정화에 사용된다.The amorphous silicon film is then crystallized through known techniques to form a crystalline silicon film (also called a polycrystalline silicon film or a polysilicon film) 102. Known crystallization methods include a thermal crystallization method using a thermoelectric furnace, a laser-annealing crystallization method using a laser beam, and a lamp-anneal crystallization method using infrared rays. In this embodiment, an excimer laser beam using XeCl gas is used for crystallization.
본 실시예에서는 선형적으로 처리되는 펄스 발진형의 엑사이머 레이저빔이 사용되지만, 직사각형 레이저빔이 사용될 수 있고, 또는 연속적인 발진형의 아르곤 레이저빔 또는 연속적인 발진형의 엑사이머 레이저빔이 사용될 수 있다.In this embodiment, a pulse oscillating excimer laser beam that is linearly processed is used, but a rectangular laser beam may be used, or a continuous oscillation argon laser beam or a continuous oscillation excimer laser beam. This can be used.
본 실시예에서는 결정질 실리콘막이 TFT의 활성층으로 사용되지만, 비정질 실리콘막이 활성층으로 사용될 수 있다. 또한, 그 off 전류가 감소될 필요가 있는 스위칭 TFT의 활성층이 비정질 실리콘막으로 형성되고, 전류 제어 TFT의 활성층이 결정질 실리콘막으로 형성되는 것이 가능하다. 비정질 실리콘막은 캐리어 이동성이 낮기 때문에, 전류가 비정질 실리콘막으로 흐르고 off 전류가 거기서 흐르도록 허용하기가 어렵다. 다른 말로 하면, 전류가 흐르기 어려운 비정질 실리콘막과 전류가 흐르기 쉬운 결정질 실리콘막의 이점을 모두 유용하게 만들 수 있다.In this embodiment, a crystalline silicon film is used as the active layer of the TFT, but an amorphous silicon film can be used as the active layer. In addition, it is possible that the active layer of the switching TFT whose off current needs to be reduced is formed of an amorphous silicon film, and the active layer of the current control TFT is formed of a crystalline silicon film. Because the amorphous silicon film has low carrier mobility, it is difficult to allow current to flow into the amorphous silicon film and allow off current to flow therein. In other words, the advantages of both the amorphous silicon film in which current does not easily flow and the crystalline silicon film in which current easily flows can be made useful.
이어서, 도 3b에 도시된 바와 같이, 산화실리콘막으로 형성된 보호막(103)이 결정질 실리콘막(102)상에 130 nm의 두께로 형성된다. 보호막(103)의 두께는 100 내지 200 nm(바람직하게 130 내지 170 nm)의 범위에서 선택될 수 있다. 또한, 보호막(103)은 실리콘믈 포함하는 절연막이면 또 다른 막으로 형성될 수 있다. 보호막(103)은 불순물이 부가될 때 결정질 실리콘이 플라스마(plasma)에 직접 노출되는 것을 방지하고 세밀한 농도 제어를 가능하게 할 목적으로 제공된다.Subsequently, as shown in FIG. 3B, a protective film 103 formed of a silicon oxide film is formed on the crystalline silicon film 102 to a thickness of 130 nm. The thickness of the protective film 103 may be selected in the range of 100 to 200 nm (preferably 130 to 170 nm). In addition, the protective film 103 may be formed of another film as long as it is an insulating film containing silicon. The protective film 103 is provided for the purpose of preventing crystalline silicon from being directly exposed to plasma when impurities are added and enabling fine concentration control.
이어서, 보호막(103)상에는 레지스트 마스크(resist mask)(104a, 104b)가 형성되고, n형 도전성을 부여하는 불순물 원소(이후 n형 불순물 원소라 칭하여지는)가 보호막(103)을 통해 부가된다. n형 불순물 원소는 그룹 15에 속하는 대표적인 원소로, 전형적으로 인이나 비소이다. 본 실시예에서는 1 x 1018atoms/cm3의 인이 플라스마 도핑 방법을 사용하여 부가되고, 여기서 플라스마 여기 현상이 인화수소(PH3)을 질량-분리시키지 않고 행해진다. 말할 필요도 없이, 질량 분리가 행해지는 이온 주입 방법도 사용될 수 있다.Subsequently, resist masks 104a and 104b are formed on the protective film 103, and an impurity element (hereinafter referred to as an n-type impurity element) that imparts n-type conductivity is added through the protective film 103. The n-type impurity element is a representative element belonging to group 15 and is typically phosphorus or arsenic. In this embodiment, 1 x 10 18 atoms / cm 3 phosphorus is added using a plasma doping method, where plasma excitation is performed without mass-separating hydrogen phosphide (PH 3 ). Needless to say, an ion implantation method in which mass separation is performed may also be used.
선량(dose)은 2 x 1016내지 5 x 1019atoms/cm3(대표적으로 5 x 1017내지 5 x 1018atoms/cm3) 농도의 n형 불순물 원소가 상기 처리를 통해 형성된 n형 불순물 영역(105)에 포함되는 방식으로 조정된다.The dose is an n-type impurity in which an n-type impurity element having a concentration of 2 x 10 16 to 5 x 10 19 atoms / cm 3 (typically 5 x 10 17 to 5 x 10 18 atoms / cm 3 ) is formed through the above treatment. Adjusted in such a way as to be included in the region 105.
이어서, 도 3c에 도시된 바와 같이, 보호막(103) 및 레지스트(104a, 104b)는 그룹 15에 속하는 부가 원소를 활성화시키도록 제거된다. 공지된 수단으로는 공지된 기술이 사용될 수 있지만, 본 실시예에서는 원소가 엑사이머 레이저빔의 조사에 의해 활성화된다. 엑사이머층은 펄스 발진형 또는 연속 발진형이 될 수 있고, 레이저빔은 엑사이머 레이저빔에 제한되지 않는다. 그러나, 레이저빔이 부가 불순물 원소를 활성화하는데 사용되므로, 결정질 실리콘막이 녹지 않는 에너지로 레이저빔이 불순물 원소에 조사되는 것이 바람직하다. 또한, 레이저빔은 보호막(103)이 그대로유지되면서 불순물 원소에 조사될 수 있다.Then, as shown in FIG. 3C, the protective film 103 and the resists 104a and 104b are removed to activate additional elements belonging to the group 15. Known techniques can be used as known means, but in this embodiment, the element is activated by irradiation of an excimer laser beam. The excimer layer may be pulse oscillating or continuous oscillating, and the laser beam is not limited to the excimer laser beam. However, since the laser beam is used to activate the additional impurity element, it is preferable that the laser beam is irradiated onto the impurity element with energy in which the crystalline silicon film does not melt. In addition, the laser beam may be irradiated onto the impurity element while the protective film 103 is maintained as it is.
레이저 빔에 의한 불순물 원소의 활성화에서, 열처리에 의한 활성화도 함께 실행될 수 있다. 열처리를 실행하는 경우, 열처리는 약 450 내지 550 ℃로 실행되어, 기판의 열저항을 고려한다.In activation of the impurity element by the laser beam, activation by heat treatment can also be performed. In the case of carrying out the heat treatment, the heat treatment is performed at about 450 to 550 ° C., taking into account the thermal resistance of the substrate.
이 처리는 n형 불순물 영역(105)의 끝부분, 즉 n형 불순물 영역(105)의 주변에 존재하는 n형 불순물 원소가 부가되지 않은 영역과의 경계 부분(접합 부분)이 한정되게 한다. 이 사실은 TFT가 완성될 때 LDD 영역과 채널-형성 영역이 매우 양호한 접합 부분을 형성할 수 있음을 의미한다.This process allows the end portion of the n-type impurity region 105, that is, the boundary portion (joint portion) to the region to which the n-type impurity element present around the n-type impurity region 105 is not added. This fact means that when the TFT is completed, the LDD region and the channel-forming region can form a very good junction.
이어서, 도 3d에 도시된 바와 같이, 결정질 실리콘막의 불필요한 부분은 아일랜드 형태의 반도체막(이후 활성층이라 칭하여지는)(106 내지 109)을 형성하도록 제거된다.Then, as shown in Fig. 3D, unnecessary portions of the crystalline silicon film are removed to form island-shaped semiconductor films 106 (hereinafter referred to as active layers) 106 to 109.
이어서, 도 3e에 도시된 바와 같이, 게이트 절연막(110)이 활성층(106 내지 109)을 덮도록 형성된다. 게이트 절연막(110)은 10 내지 200 nm, 바람직하게 50 내지 150 nm의 두께를 갖는 실리콘을 포함하는 절연막으로 형성될 수 있다. 게이트 절연막(110)은 단일층 구조나 적층 구조가 될 수 있다. 본 실시예에서는 110 nm 두께의 질산화실리콘막이 게이트 절연막(110)으로 사용된다.Subsequently, as shown in FIG. 3E, the gate insulating layer 110 is formed to cover the active layers 106 to 109. The gate insulating film 110 may be formed of an insulating film containing silicon having a thickness of 10 to 200 nm, preferably 50 to 150 nm. The gate insulating layer 110 may have a single layer structure or a stacked structure. In this embodiment, a silicon nitride oxide film having a thickness of 110 nm is used as the gate insulating film 110.
이어서, 200 내지 400 nm 두께의 도전성막이 형성되고, 게이트 전극(111 내지 114), 소스 배선(115), 및 전류 공급선(116)을 형성하도록 패턴화된다. 게이트 전극(111 내지 114), 소스 배선(115), 및 전류 공급선(116)의 각 끝부분은 테이퍼(taper) 형태가 될 수 있다. 본 실시예에서는 게이트 전극(111 내지 114) 및게이트 전극(111 내지 114)에 전기적으로 연결된 리드(lead) 배선이 다른 절연막상에 형성된다.Subsequently, a conductive film having a thickness of 200 to 400 nm is formed and patterned to form the gate electrodes 111 to 114, the source wiring 115, and the current supply line 116. Each end of the gate electrodes 111 to 114, the source wiring 115, and the current supply line 116 may have a taper shape. In this embodiment, the lead electrodes 111 to 114 and lead wires electrically connected to the gate electrodes 111 to 114 are formed on different insulating films.
또한, 게이트 전극은 단일층 도전성막으로 형성될 수 있지만, 요구되는 경우 바람직하게 2층막 또는 3층막과 같은 적층막으로 형성될 수 있다. 게이트 전극은 공지된 도전성막으로 형성될 수 있다. 게이트 전극은 상술된 바와 같은 세밀화 처리가 행해질 수 있는 물질로 구성되는 것이 바람직하고, 특별히 2 μm 이하의 선 폭으로 패턴화될 수 있다.In addition, the gate electrode may be formed of a single layer conductive film, but if desired, may be preferably formed of a laminated film such as a two-layer film or a three-layer film. The gate electrode may be formed of a known conductive film. The gate electrode is preferably made of a material which can be subjected to the refinement treatment as described above, and can be patterned in particular with a line width of 2 μm or less.
대표적으로, 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 및 실리콘(Si)으로 구성된 그룹에서 선택되는 원소로 구성된 막, 상기 원소로 구성된 질화막(대표적으로, 질화탄탈막, 질화텅스텐막, 및 질화티타늄막), 상기 원소의 조합으로 구성된 합금막(대표적으로, Mo-W 합금 및 Mo-Ta 합금), 또는 상기 원소로 구성된 규화막(대표적으로, 규화텅스텐막 및 규화티타늄막)이 사용될 수 있다. 말할 필요도 없이, 이들 막은 단층막 또는 적층막이 될 수 있다.Typically, a film composed of an element selected from the group consisting of tantalum (Ta), titanium (Ti), molybdenum (Mo), tungsten (W), chromium (Cr), and silicon (Si), a nitride film composed of the element ( Typically, a tantalum nitride film, a tungsten nitride film, and a titanium nitride film, an alloy film composed of a combination of the above elements (typically, a Mo-W alloy and a Mo-Ta alloy), or a silicide film composed of the above elements (typically, , Tungsten silicide film and titanium silicide film) can be used. Needless to say, these films may be a single layer film or a laminated film.
본 실시예에서는 50 nm 두께의 질화텅스텐(WN)막과 350 nm 두께의 텅스텐(W)막으로 구성된 적층막이 사용된다. 이 막은 스퍼터링(sputtering)에 의해 형성될 수 있다. 또한, 스퍼터링 기체로 Xe 또는 Ne와 같은 불활성 기체를 부가하면, 스트레스(stress)로 인해 막이 벗겨지는 것을 방지할 수 있다.In this embodiment, a laminated film composed of a tungsten nitride (WN) film having a thickness of 50 nm and a tungsten (W) film having a thickness of 350 nm is used. This film can be formed by sputtering. In addition, adding an inert gas such as Xe or Ne to the sputtering gas can prevent the film from peeling off due to stress.
또한, 이때, 게이트 전극은 사이에 삽입된 게이트 절연막(110)으로 n형 불순물 영역(105) 일부를 오버랩시키도록 형성된다. 오버랩 부분은 게이트 전극에 이중인화되는 LDD 영역을 형성한다.In this case, the gate electrode is formed to overlap a portion of the n-type impurity region 105 with the gate insulating layer 110 interposed therebetween. The overlap portion forms an LDD region that is redundant to the gate electrode.
이어서, 도 4a에 도시된 바와 같이, n형 불순물 원소(본 실시예에서는 인)는 자체 정렬 방식에서 마스크로 게이트 전극(111 내지 114)을 포함하는 제 1 전극으로 표면에 부가된다. 이와 같이 형성된 불순물 영역(117 내지 124)에는 n형 불순물 영역(105)의 1/2 내지 1/10(대표적으로 1/3 내지 1/4)인 농도로 인이 조정가능하게 부가된다. 특별히, 인의 농도는 바람직하게 1 x 1016내지 5 x 1018atoms/cm3(전형적으로 3 x 1017내지 3 x 1018atoms/cm3)로 설정된다.Then, as shown in Fig. 4A, an n-type impurity element (phosphorus in this embodiment) is added to the surface as a first electrode including the gate electrodes 111 to 114 in a self-aligned manner as a mask. Phosphorus is added to the impurity regions 117 to 124 thus formed at a concentration of 1/2 to 1/10 (typically 1/3 to 1/4) of the n-type impurity region 105. In particular, the concentration of phosphorus is preferably set to 1 x 10 16 to 5 x 10 18 atoms / cm 3 (typically 3 x 10 17 to 3 x 10 18 atoms / cm 3 ).
이어서, 도 4b에 도시된 바와 같이, 레지스트 마스크(125a 내지 125d)는 게이트 전극을 덮도록 형성되고, n형 불순물 원소(본 실시예에서는 인)는 고농도로 인을 포함하는 불순물 영역(126 내지 130)을 형성하도록 표면에 부가된다. 유사하게, 이 처리는 인화수소(PH3)를 사용하는 이온 도핑 방법을 통해 행해지고, 그 영역에서 인의 농도는 1 x 1020내지 1 x 1021atoms/cm3(대표적으로 2 x 1020내지 5 x 1021atoms/cm3)로 조정된다.Subsequently, as shown in FIG. 4B, the resist masks 125a to 125d are formed to cover the gate electrode, and the n-type impurity element (phosphorus in this embodiment) is impurity regions 126 to 130 containing phosphorus at a high concentration. Is added to the surface to form. Similarly, this treatment is carried out via an ion doping method using hydrogen phosphide (PH 3 ), in which the concentration of phosphorus in the region is 1 × 10 20 to 1 × 10 21 atoms / cm 3 (typically 2 × 10 20 to 5 x 10 21 atoms / cm 3 ).
상기 처리를 통해, n-채널 TFT의 소스 영역 또는 드레인 영역이 형성된다. 스위칭 TFT에서는 도 4a의 처리에서 형성된 n형 불순물 영역(120 내지 122) 일부가 남아있다.Through the above processing, the source region or the drain region of the n-channel TFT is formed. In the switching TFT, some of the n-type impurity regions 120 to 122 formed in the processing of Fig. 4A remain.
이어서, 도 4c에 도시된 바와 같이, 레지스트 마스크(125a 내지 125d)가 제거되고, 레지스트 마스크(131)가 새롭게 형성된다. 이후에, 표면에는 p형 불순물 원소(본 실시예에서는 붕소)가 부가되어 고농도로 붕소를 포함하는 불순물영역(132 내지 13)을 형성한다. 본 실시예에서, 붕소는 그 농도가 3 x 1020내지 3 x 1021atoms/cm3(대표적으로 5 x 1020내지 1 x 1021atoms/cm3)로 되도록 B2H2(diborane)을 사용하는 이온 도핑 방법을 통해 표면에 부가된다.Subsequently, as shown in FIG. 4C, the resist masks 125a to 125d are removed, and the resist mask 131 is newly formed. Thereafter, a p-type impurity element (boron in this embodiment) is added to the surface to form impurity regions 132 to 13 containing boron at high concentration. In this embodiment, boron is selected from B 2 H 2 (diborane) such that its concentration is 3 x 10 20 to 3 x 10 21 atoms / cm 3 (typically 5 x 10 20 to 1 x 10 21 atoms / cm 3 ). It is added to the surface through the ion doping method used.
인은 이미 1 x 1020내지 1 x 1021atoms/cm3의 농도로 불순물 영역(132 내지 135)에 부가되었고, 이 처리에서 부가된 붕소는 인의 양의 적어도 3배인 양으로 표면에 부가된다. 그 이유로, 미리 형성된 n형 불순물 영역은 완전히 p형으로 반전되어 p형 불순물 영역으로 동작한다.Phosphorus has already been added to the impurity regions 132 to 135 at a concentration of 1 × 10 20 to 1 × 10 21 atoms / cm 3 , and boron added in this treatment is added to the surface in an amount that is at least three times the amount of phosphorus. For that reason, the n-type impurity region formed in advance is completely inverted to p-type to operate as a p-type impurity region.
이어서, 도 4d에 도시된 바와 같이, 레지스트 마스크(131)가 제거된다.Subsequently, as shown in FIG. 4D, the resist mask 131 is removed.
이어서, 도 5a에 도시된 바와 같이, 제 1 층간 절연막이 형성된 이후에, 다른 농도로 부가된 n형 또는 p형 불순물 원소가 각각 활성화된다. 제 1 층간 절연막(136)은 실리콘을 포함하는 절연막의 단일층 또는 2개 이상의 실리콘을 포함하는 절연막의 조합으로 구성된 적층막으로 형성될 수 있다. 또한, 막의 두께는 400 nm 내지 1.5 μm로 설정될 수 있다. 본 실시예에서는 200 nm 두께의 질산화실리콘막이 제 1 층간 절연막(136)으로 형성된다. 활성화는 용광로 어닐링 방법, 레이저 어닐링 방법, 또는 램프 어닐링 방법을 통해 행해진다. 본 실시예에서는 질소 대기하에 550 ℃로 4 시간 동안 열전기 용광로에서 열처리가 행해진다.Subsequently, as shown in Fig. 5A, after the first interlayer insulating film is formed, the n-type or p-type impurity elements added at different concentrations are activated, respectively. The first interlayer insulating film 136 may be formed of a single layer of an insulating film containing silicon or a laminated film composed of a combination of insulating films containing two or more silicon. In addition, the thickness of the film may be set to 400 nm to 1.5 μm. In this embodiment, a 200 nm thick silicon oxynitride film is formed of the first interlayer insulating film 136. Activation is done through a furnace annealing method, a laser annealing method, or a lamp annealing method. In this embodiment, heat treatment is performed in a thermoelectric furnace at 550 ° C. for 4 hours under a nitrogen atmosphere.
이 상황에서, 제 1 층간 절연막은 게이트 전극의 산화를 방지하는 수단으로 동작한다.In this situation, the first interlayer insulating film operates as a means for preventing oxidation of the gate electrode.
부가하여, 3 내지 100%의 수소를 포함하는 대기하에 300 내지 450 ℃로 1 내지 12 시간 동안 열처리가 행해져 수소화 처리를 실행한다. 이 처리는 열적으로 여기된 수소에 의해 반도체막의 댕글링 결합(dangling bond)을 종렬시키는 처리이다. 또 다른 수소화 수단으로는 플라스마 수소화(플라스마에 의해 여기된 수소를 사용하는)가 실행될 수 있다.In addition, heat treatment is performed at 300 to 450 ° C. for 1 to 12 hours under an atmosphere containing 3 to 100% hydrogen to effect hydrogenation. This process is a process of terminating dangling bonds of a semiconductor film by hydrogen which is thermally excited. As another hydrogenation means, plasma hydrogenation (using hydrogen excited by plasma) can be carried out.
제 1 층간 절연막(136)으로 적층막을 사용하는 경우, 수소 처리는 한층을 형성하는 처리와 또 다른 층을 형성하는 처리 사이에 실행될 수 있다.When using a laminated film as the first interlayer insulating film 136, the hydrogen treatment can be performed between the process of forming one layer and the process of forming another layer.
이어서, 활성화 처리가 완료되었을 때, 도 5b에 도시된 바와 같이, 제 2 층간 절연막(137)이 형성된 이후에는 접촉홀이 제 1 층간 절연막(136), 제 3 층간 절연막(137), 및 게이트 전극(110)에 형성되어 각각의 배선(연결 전극을 포함하는)(138 내지 145)을 패턴화하고, 이후에 연결 전극(141)과 접촉하는 픽셀 전극(146)이 패턴화된다. 도 1은 픽셀 전극(146)이 형성된 픽셀 부분의 상면도를 도시하고, 도 1에서 점선 A-A' 또는 B-B'을 따라 취해진 단면도는 도 5b에 대응한다.Subsequently, when the activation process is completed, as shown in FIG. 5B, after the second interlayer insulating film 137 is formed, the contact hole is formed of the first interlayer insulating film 136, the third interlayer insulating film 137, and the gate electrode. Each wiring (including the connecting electrode) 138 to 145 formed in the pattern 110 is patterned, and then the pixel electrode 146 in contact with the connecting electrode 141 is patterned. FIG. 1 shows a top view of a pixel portion where a pixel electrode 146 is formed, and the cross-sectional view taken along the dotted line A-A 'or B-B' in FIG. 1 corresponds to FIG. 5B.
제 2 층간 절연막(137)은 유기체 수지로 구성된 막으로 형성될 수 있고, 유기체 수지로는 폴리이미드(polyimide), 폴리아미드(polyamide), 아크릴(acrylic), BCB(benzocyclobuttene) 등이 있다. 특별히, 제 2 층간 절연막(345)이 의미있게 평평하므로, 평평함이 뛰어난 아크릴이 바람직하다. 본 실시예에서, 아크릴막은 TFT에 의해 형성된 계단이 충분히 평평해질 수 있는 두께로 형성된다. 바람직하게, 아크릴막의 두께는 1 내지 5 μm(보다 바람직하게, 2 내지 4 μm)로 설정된다.The second interlayer insulating layer 137 may be formed of a film made of an organic resin, and examples of the organic resin include polyimide, polyamide, acrylic, BCB (benzocyclobuttene), and the like. In particular, since the second interlayer insulating film 345 is significantly flat, acrylic having excellent flatness is preferable. In this embodiment, the acrylic film is formed to a thickness such that the steps formed by the TFT can be sufficiently flattened. Preferably, the thickness of the acrylic film is set to 1 to 5 µm (more preferably, 2 to 4 µm).
접촉홀의 형성은 n형 불순물 영역(126-130) 또는 p형 불순물 영역(132 내지 135)에 이르는 접촉홀, 소스 배선(115)에 이르는 접촉홀, 전류 공급선(116)에 이르는 접촉홀, 및 게이트 전극(113)(도시되지 않은)에 이르는 접촉홀이 각각 건식 에칭 또는 습식 에칭에 의해 형성되는 방식으로 이루어진다.The formation of the contact holes includes contact holes reaching the n-type impurity regions 126-130 or p-type impurity regions 132 to 135, contact holes reaching the source wiring 115, contact holes reaching the current supply line 116, and gates. The contact holes leading to the electrode 113 (not shown) are each made by dry etching or wet etching.
또한, 배선(연결 전극을 포함하는)(138 내지 145)은 100 nm 두께의 Ti막, 300 nm 두께의 Ti를 포함하는 알루미늄막, 및 150 nm 두께의 Ti막을 스퍼터링에 의해 원하는 구성으로 연속 형성하여 주어진 3층 구조의 적층막을 패턴화함으로서 구해진다. 말할 필요도 없이, 또 다른 도전성막이 배선(138 내지 145)으로 사용될 수 있다.In addition, the wirings (including the connecting electrodes) 138 to 145 continuously form a 100 nm thick Ti film, an aluminum film containing 300 nm thick Ti, and a 150 nm thick Ti film in a desired configuration by sputtering. It is calculated | required by patterning the laminated | multilayer film of a given 3-layered structure. Needless to say, another conductive film can be used as the wirings 138 to 145.
또한, 참고번호(138)는 p형 불순물 영역(132)에 연결된 소스 배선을 나타내고,(139)는 n형 불순물 영역(127)에 연결된 소스 배선이고, 또한(142)는 p형 불순물 영역(133) 및 n형 불순물 영역(126)에 연결된 드레인 배선이다. 또한, 참고번호(140)는 소스 배선(115) 및 n형 불순물 영역(128)을 연결시키는 연결 전극을 나타낸다. 또한, 참고번호(144)는 전류 공급선(116) 및 p형 불순물 영역(135)을 연결시키는 연결 전극을 나타낸다. 또한, 도 5a 내지 도 5c에는 도시되지 않았지만, 참고번호(145)는 접촉홀을 통해 게이트 전극(113)에 연결된 게이트 배선을 나타낸다. 또한, 도 5a 내지 도 5c에 도시되지 않았지만, 참고번호(143)는 n형 불순물 영역(130) 및 게이트 전극(114)을 연결시키는 연결 전극을 나타낸다. 참고번호(141)는 이어지는 처리에서 형성되는 픽셀 전극 및 p형 불순물 영역(134)을 연결시키는 연결 전극을 나타낸다.Reference numeral 138 denotes a source wiring connected to the p-type impurity region 132, 139 is a source wiring connected to the n-type impurity region 127, and 142 is a p-type impurity region 133. ) And the drain wiring connected to the n-type impurity region 126. In addition, reference numeral 140 denotes a connection electrode connecting the source wiring 115 and the n-type impurity region 128. Also, reference numeral 144 denotes a connection electrode connecting the current supply line 116 and the p-type impurity region 135. 5A to 5C, reference numeral 145 denotes a gate wiring connected to the gate electrode 113 through a contact hole. 5A through 5C, reference numeral 143 denotes a connection electrode connecting the n-type impurity region 130 and the gate electrode 114. Reference numeral 141 denotes a connection electrode connecting the pixel electrode and the p-type impurity region 134 formed in the subsequent processing.
또한, 본 실시예에서, ITO막은 110 nm의 두께로 형성되고, 이어서 픽셀 전극(146)으로 패턴화된다. 픽셀 전극(146)은 나중에 접촉될 것과 접하도록 연결 전극(141)에 이중인화된다. 또한, 2 내지 20%의 산화아연(ZnO)과 산화인듐을 혼합하여 구해진 투명 도전성막이 사용될 수 있다. 픽셀 전극(146)은 EL 소자의 양극이 된다.In addition, in this embodiment, the ITO film is formed to a thickness of 110 nm, and then patterned with the pixel electrode 146. The pixel electrode 146 is dualized to the connecting electrode 141 to be in contact with later contact. In addition, a transparent conductive film obtained by mixing 2 to 20% of zinc oxide (ZnO) and indium oxide may be used. The pixel electrode 146 becomes an anode of the EL element.
이어서, 실리콘을 포함하는 절연막(본 실시예에서는 산화실리콘막)은 500 nm의 두께로 형성되고, 오프닝(opening) 부분은 픽셀 전극(146)에 대응하는 위치에서 정의되어, 제 3 층간 절연막(147)을 형성한다. 오프닝 부분을 형성할 때, 테이퍼 형상의 측면벽은 건식 에칭 방법을 사용하여 쉽게 형성될 수 있다. 오프닝 부분의 측면벽이 충분히 완만하지 않으면, 계단에 의해 발생되는 EL층의 변형은 현저한 문제점을 일으키게 된다.Subsequently, an insulating film containing silicon (a silicon oxide film in the present embodiment) is formed to a thickness of 500 nm, and an opening portion is defined at a position corresponding to the pixel electrode 146, so that the third interlayer insulating film 147 is formed. ). When forming the opening portion, the tapered sidewalls can be easily formed using a dry etching method. If the side wall of the opening portion is not sufficiently smooth, deformation of the EL layer caused by the stairs causes a significant problem.
이어서, EL층(148) 및 음극(MgAg 전극)(149)은 대기에 노출되지 않고 진공 증발 방법을 통해 연속적으로 형성된다. EL층(148)의 두께는 80 내지 200 nm(전형적으로 100 내지 120 nm)로 설정되고, 음극(149)의 두께는 180 내지 300 nm(전형적으로 200 내지 250 nm)로 설정된다.Then, the EL layer 148 and the cathode (MgAg electrode) 149 are formed continuously through the vacuum evaporation method without being exposed to the atmosphere. The thickness of the EL layer 148 is set to 80 to 200 nm (typically 100 to 120 nm), and the thickness of the cathode 149 is set to 180 to 300 nm (typically 200 to 250 nm).
EL층 및 음극은 적색에 대응하는 픽셀, 녹색에 대응하는 픽셀, 및 청색에 대응하는 픽셀에 대해 순차적으로 형성된다. EL층의 해상도 저항이 열악하기 때문에, 각 칼라의 픽셀은 사진석판 기술을 사용하지 않고 분리되어 형성되어야 한다. 그러므로, 원하는 픽셀 이외의 픽셀이 금속 마스크로 덮이고, EL층 및 음극이 필요한 부분에만 선택적으로 형성되는 것이 바람직하다.The EL layer and the cathode are formed sequentially for the pixel corresponding to red, the pixel corresponding to green, and the pixel corresponding to blue. Since the resolution resistance of the EL layer is poor, the pixels of each color should be formed separately without using the photolithography technique. Therefore, it is preferable that pixels other than the desired pixel are covered with a metal mask, and selectively formed only in the portion where the EL layer and the cathode are required.
다른 말로 하면, 적색에 대응하는 픽셀에 대한 것을 제외한 모든 부분을 가리는 마스크가 설정되고, 그 마스크를 사용하여 적색을 조사하는 EL층 및 음극이 선택적으로 형성된다. 이어서, 녹색에 대응하는 픽셀에 대한 것을 제외한 모든 부분을 가리는 마스크가 설정되고, 그 마스크를 사용하여 녹색을 조사하는 EL층 및 음극이 선택적으로 형성된다. 유사하게, 청색에 대응하는 픽셀에 대한 것을 제외한 모든 부분을 가리는 마스크가 설정되고, 그 마스크를 사용하여 청색을 조사하는 EL층 및 음극이 선택적으로 형성된다. 비록 본 예에서는 다른 마스크가 사용되지만, 동일한 마스크가 사용될 수 있다. 또한, EL층 및 음극이 모든 픽셀에 형성될 때까지 진공 상태를 유지하여 처리가 실행되는 것이 바람직하다.In other words, a mask covering all portions except for the pixel corresponding to red is set, and an EL layer and a cathode for irradiating red using the mask are selectively formed. Subsequently, a mask covering all portions except for the pixel corresponding to green is set, and an EL layer and a cathode for irradiating green using the mask are selectively formed. Similarly, a mask covering all parts except for the pixel corresponding to blue is set, and an EL layer and a cathode for irradiating blue using the mask are selectively formed. Although other masks are used in this example, the same mask may be used. In addition, it is preferable that the process is carried out while maintaining the vacuum state until the EL layer and the cathode are formed in all the pixels.
본 예에서는 RGB에 대응하는 3 종류의 EL 소자를 형성하는 시스템이 사용된다. 그러나, 백색을 조사하는 EL 소자를 칼라 필터와 조합하는 방법, 청색 또는 청록색을 조사하는 EL 소자를 형광 물질(CCM: fluorescent color conversion layer)과 조합하는 시스템, RGB에 대응하는 EL 소자가 투명 전극을 사용하여 음극(카운터(counter) 전극)에 이중인화되는 시스템 등이 적용될 수 있다.In this example, a system for forming three kinds of EL elements corresponding to RGB is used. However, a method of combining an EL element illuminating white with a color filter, a system of combining an EL element illuminating blue or cyan with a fluorescent color conversion layer (CCM), and an EL element corresponding to RGB use a transparent electrode. And a system for redundancy to the cathode (counter electrode) can be applied.
EL층(142)은 공지된 물질로 이루어진다. 공지된 물질은 바람직하게 구동 전압을 고려하여 유기체 물질이다. 예를 들면, EL층은 홀 주입층, 홀 운송층, 발광층, 및 전자 주입층으로 구성된 4층 구조로 형성될 수 있다. 또한, 본 실시예에서는 MgAg 전극이 EL 소자의 음극으로 사용되는 예가 도시된다. 그러나, EL 소자의 음극은 다른 공지된 물질로 이루어질 수 있다.The EL layer 142 is made of a known material. Known materials are preferably organic materials in view of the driving voltage. For example, the EL layer can be formed in a four-layer structure composed of a hole injection layer, a hole transport layer, a light emitting layer, and an electron injection layer. Also, in this embodiment, an example in which the MgAg electrode is used as the cathode of the EL element is shown. However, the cathode of the EL element can be made of other known materials.
이어서, 보호막(150)은 EL층 및 음극을 덮도록 형성된다. 보호 전극(150)은알루미늄을 주로 포함하는 도전성막으로 형성된다. 보호 전극(150)은 EL층 및 음극을 형성할 때 사용된 것과 다른 마스크를 사용하여 진공 증발 방법을 통해 형성된다. 또한, 보호 전극(150)은 EL층 및 전극이 형성된 이후 대기에 노출되지 않고 연속적으로 형성되는 것이 바람직하다.Subsequently, the protective film 150 is formed so as to cover the EL layer and the cathode. The protective electrode 150 is formed of a conductive film mainly containing aluminum. The protective electrode 150 is formed through a vacuum evaporation method using a mask different from that used when forming the EL layer and the cathode. In addition, the protective electrode 150 is preferably formed continuously without being exposed to the atmosphere after the EL layer and the electrode are formed.
마지막으로, 질화실리콘막으로 형성된 비활성막(151)이 300 nm의 두께로 형성된다. 사실상, 보호 전극(150)은 습기로부터 EL층을 보고하는 수단으로 동작하고, 비활성막(151)이 형성되면, EL 소자의 확실성이 더 증진될 수 있다.Finally, an inactive film 151 formed of a silicon nitride film is formed to a thickness of 300 nm. In fact, the protective electrode 150 operates as a means for reporting the EL layer from moisture, and when the inactive film 151 is formed, the reliability of the EL element can be further enhanced.
그래서, 도 5c에 도시된 구조의 활성 매트릭스 EL 디스플레이 디바이스가 완성된다. 부수적으로, 본 실시예에 따른 활성 매트릭스 EL 디스플레이 디바이스는 매우 높은 확실성을 나타내고, 픽셀 부분 뿐만 아니라 구동기 회로 부분에서도 최적 구조의 TFT를 배치함으로서 동작 특징을 개선시킬 수 있다.Thus, the active matrix EL display device of the structure shown in Fig. 5C is completed. Incidentally, the active matrix EL display device according to the present embodiment exhibits very high certainty, and the operation characteristics can be improved by arranging TFTs of optimum structures not only in the pixel portion but also in the driver circuit portion.
먼저, 동작 속도를 가능한한 많이 감소시키지 않도록 핫 캐리어(hot carrier) 주입이 감소된 구조를 갖는 TFT는 구동 회로를 형성하는 CMOS 회로의 n-채널 TFT(205)로 사용된다. 본 예에서, 구동기 회로는 쉬프트(shift) 레지스터, 버퍼, 레벨 쉬프터(level shifter), 샘플링 회로(샘플 및 홀드 회로(sample and hold circuit)) 등을 포함한다. 디지털 구동을 실행하는 경우, 구동기 회로는 D/A 변환기와 같은 신호 변환기 회로를 포함할 수 있다.First, a TFT having a structure in which hot carrier injection is reduced so as not to reduce the operation speed as much as possible is used as the n-channel TFT 205 of a CMOS circuit forming a driving circuit. In this example, the driver circuit includes a shift register, a buffer, a level shifter, a sampling circuit (sample and hold circuit), and the like. When performing digital driving, the driver circuit may include a signal converter circuit such as a D / A converter.
본 실시예의 경우에는 도 5c에 도시된 바와 같이, n-채널 TFT(205)의 활성층이 소스 영역(152), 드레인 영역(153), LDD 영역(154), 및 채널-형성 영역(155)을 포함하고, LDD 영역(154)은 사이에 삽입된 게이트 절연막(110)으로 게이트전극(112)상에 이중인화된다.In the case of this embodiment, as shown in FIG. 5C, the active layer of the n-channel TFT 205 includes the source region 152, the drain region 153, the LDD region 154, and the channel-forming region 155. And the LDD region 154 is dualized on the gate electrode 112 with the gate insulating film 110 interposed therebetween.
LDD 영역이 드레인 영역측에만 형성된 이유는 동작 속도가 감소되는 것을 방지하기 위해서이다. 또한, n-채널 TFT(205)는 off 전류값을 많이 요구하지 않지만, 동작 속도를 중요하게 생각하는 것이 더 낫다. 그러므로, LDD 영역(154)은 게이트 전극상에 완전히 이중인화되고, 저항 구성성분은 가능한한 많이 감소되는 것이 바람직하다. 즉, 오프셋(offset)을 제거하는 것이 더 낫다.The reason why the LDD region is formed only on the drain region side is to prevent the operation speed from decreasing. Further, the n-channel TFT 205 does not require much off current value, but it is better to consider the operation speed as important. Therefore, it is desirable that the LDD region 154 is fully redundant on the gate electrode and the resistive component is reduced as much as possible. In other words, it is better to remove the offset.
또한, CMOS 회로의 p-채널 TFT(206)는 핫 캐리어 주입에 의해 거의 변형되지 않으므로, LDD 영역이 특별히 배치되지 않는다. LDD 영역은 핫 캐리어에 대한 대응책으로 n-채널 TFT(205)에서와 같이 배치되는 것이 가능하다.Further, since the p-channel TFT 206 of the CMOS circuit is hardly deformed by hot carrier injection, the LDD region is not particularly disposed. The LDD region can be arranged as in the n-channel TFT 205 as a countermeasure for hot carriers.
구동기 회로에서, 샘플링 회로는 큰 전류가 채널-형성 영역에서 두 방향으로 흐르기 때문에 다른 회로와 비교해 비교적 특별하다. 즉, 소스 영역 및 드레인 영역의 작용은 서로 대치된다. 부가하여, off 전류값을 가능한한 많이 억제할 필요가 있으므로, 이 점으로부터, 스위칭 TFT와 전류 제어 TFT 사이의 중간 기능을 갖는 TFT가 배치되는 것이 바람직하다.In the driver circuit, the sampling circuit is relatively special compared to other circuits because a large current flows in two directions in the channel-forming region. That is, the actions of the source region and the drain region are replaced with each other. In addition, since it is necessary to suppress the off current value as much as possible, from this point of view, it is preferable that a TFT having an intermediate function between the switching TFT and the current control TFT be arranged.
실제로, 도 5c에 도시된 디바이스가 완성된 이후에는 디바이스가 외부에 노출되지 않도록 밀폐성이 높은 보호막(적층막, 자외선 설정 수지막 등)이나 세라믹 봉합물과 같은 하우징(housing) 물질로 패키징(packaging)(봉합)되는 것이 바람직하다. 이 상황에서는 하우징 물질의 내부가 불활성 대기로 이루어지거나 방습 물질(예를 들면, 산화바륨)이 하우징 물질내에 배치되면, EL층의 확실성(수명)이 개선된다.In fact, after the device shown in Fig. 5C is completed, it is packaged with a housing material such as a high-sealing protective film (laminated film, UV setting resin film, etc.) or a ceramic encapsulation so that the device is not exposed to the outside. It is preferable to be sealed. In this situation, if the interior of the housing material is made of an inert atmosphere or a moisture proof material (for example barium oxide) is disposed in the housing material, the reliability (life) of the EL layer is improved.
또한, 밀폐성이 패키징과 같은 처리에 의해 증진되면, 기판상에 형성된 회로 또는 소자로부터의 단자를 외부 신호 단자와 연결하기 위한 연결기(FPC: flexible printed circuit)가 디바이스에 주어져, 한 제품으로 디바이스를 완성시키게 된다. 배송될 수 있는 상태의 EL 디스플레이 디바이스는 본 명세서에서 EL 모듈(module)이라 칭하여진다.In addition, when the sealing property is enhanced by processing such as packaging, a flexible printed circuit (FPC) for connecting a terminal from a circuit or element formed on a substrate with an external signal terminal is given to the device to complete the device in one product. Let's go. The EL display device in a state that can be delivered is referred to herein as an EL module.
도 6a는 상기 제작 방법에 의해 구해진 EL 모듈(EL 디스플레이 디바이스)의 상면도이고, 도 6b는 EL 모듈의 단면도이다.Fig. 6A is a top view of an EL module (EL display device) obtained by the manufacturing method, and Fig. 6B is a sectional view of the EL module.
도 6a에서, 참고번호(4001)는 기판을 나타내고,(4002)는 픽셀 부분을 나타내고,(4003)는 소스측 구동기 회로이고, 또한(4004)는 게이트측 구동기 회로이고, 각 구동기 회로는 배선(4005)을 통해 FPC(flexible printed circuit)(4006)에 이르러 외부 디바이스에 연결된다.In Fig. 6A, reference numeral 4001 denotes a substrate, 4002 denotes a pixel portion, 4003 is a source side driver circuit, and 4004 is a gate side driver circuit, and each driver circuit is a wiring ( 4005 is a flexible printed circuit (FPC) 4006 connected to an external device.
이 경우, 제 1 봉합 물질(4101), 커버 물질(4102), 필러(filler)(4103), 및 제 2 봉합 물질(4104)은 픽셀 부분(4002), 소스측 구동기 회로(4003), 및 게이트측 구동기 회로(4004)를 둘러싸도록 배치된다.In this case, the first encapsulation material 4101, the cover material 4102, the filler 4103, and the second encapsulation material 4104 include the pixel portion 4002, the source side driver circuit 4003, and the gate. It is arranged to surround the side driver circuit 4004.
또한, 도 6b는 도 6a의 선 A-A'을 따라 취해진 단면도에 대응하고, 기판(4001)상에서 소스측 구동기 회로(4003)에 포함된 구동 TFT(본 예에서는 n-채널 TFT 및 p-채널 TFT)(4201)을 도시한다. 또한, 픽셀 부분(4002)에 형성된 전류 제어 TFT(EL 소자로의 전류를 제어하는 TFT)(4202)가 형성된다.6B also corresponds to a sectional view taken along the line A-A 'of FIG. 6A, and includes a driving TFT (n-channel TFT and p-channel in this example) included in the source side driver circuit 4003 on the substrate 4001. TFT) 4201 is shown. In addition, a current control TFT (TFT for controlling the current to the EL element) 4202 formed in the pixel portion 4002 is formed.
본 실시예에서는 도 5c에 도시된 p-채널 TFT 또는 n-채널 TFT와 동일한 구조의 TFT가 구동 TFT(4201)로 사용되고, 도 5c에 도시된 p-채널 TFT와 동일한 구조의TFT가 전류 제어 TFT(4202)로 사용된다. 또한, 전류 제어 TFT(4202)의 게이트에 연결된 저장 캐패시터(도시되지 않은)는 픽셀 부분(4002)에 배치된다.In this embodiment, the TFT having the same structure as the p-channel TFT or the n-channel TFT shown in Fig. 5C is used as the driving TFT 4201, and the TFT having the same structure as the p-channel TFT shown in Fig. 5C is the current control TFT. It is used as (4202). In addition, a storage capacitor (not shown) connected to the gate of the current control TFT 4202 is disposed in the pixel portion 4002.
전기적으로 픽셀 TFT(4202)의 드레인에 전기적으로 연결된 픽셀 전극(양극)(4302)은 전류 제어 TFT(4202)의 드레인 배선에 이중인화되도록 형성된다. 작업 기능이 큰 투명 도전성막은 픽셀 전극(4302)으로 사용된다. 투명 도전성막은 산화인듐 및 산화주석으로 구성된 화합물, 산화인듐 및 산화아연으로 구성된 화합물, 산화아연, 산화주석, 또는 산화인듐으로 구성될 수 있다. 또한, 투명 도전성막에는 갈륨이 부가될 수 있다.The pixel electrode (anode) 4302 electrically connected to the drain of the pixel TFT 4202 is formed so as to be redundant to the drain wiring of the current control TFT 4202. A transparent conductive film having a large work function is used as the pixel electrode 4302. The transparent conductive film may be composed of a compound composed of indium oxide and tin oxide, a compound composed of indium oxide and zinc oxide, zinc oxide, tin oxide, or indium oxide. In addition, gallium may be added to the transparent conductive film.
이어서, 절연막(4303)은 픽셀 전극(4302)에 형성되고, 오프닝 부분은 절연막(4303)에서 픽셀 전극(4302)상에 형성된다. 오프닝 부분에서, EL(electro-luminescent)층(4304)은 픽셀 전극(4302)에 형성되고, EL층(4304)은 공지된 유기체 EL 물질 또는 비유기체 EL 물질로 구성될 수 있다. 또한, 유기체 EL 물질은 저분자(모너머(monomer)) 물질 또는 고분자(폴리머(polymer)) 물질이 될 수 있다.Subsequently, an insulating film 4303 is formed in the pixel electrode 4302, and an opening portion is formed on the pixel electrode 4302 in the insulating film 4303. In the opening portion, an electro-luminescent (EL) layer 4304 is formed in the pixel electrode 4302, and the EL layer 4304 may be composed of a known organic EL material or an inorganic EL material. In addition, the organic EL material may be a low molecular weight (monomer) material or a polymer (polymer) material.
EL층(4304)을 형성하는 방법은 공지된 증발 기술 또는 코팅 기술을 사용하여 실행될 수 있다. 또한, EL층의 구조는 홀 주입층, 홀 운송층, 발광층, 전자 운송층, 및 전자 주입층을 함께 자유롭게 조합하여 주어진 적층 구조 또는 단층 구조가 될 수 있다.The method of forming the EL layer 4304 can be carried out using a known evaporation technique or a coating technique. Further, the structure of the EL layer can be a stack structure or a single layer structure given by freely combining the hole injection layer, the hole transport layer, the light emitting layer, the electron transport layer, and the electron injection layer together.
광차폐성을 갖는 도전성막(대표적으로, 알루미늄, 구리, 또는 은을 주로 포함하는 도전성막 또는 이들막과 다른 도전성막으로 구성된 적층막)으로 형성된 음극(4305)은 EL층(4304)상에 형성된다. 또한, 음극(4305)과 EL층(4304)의 인터페이스에 존재하는 습기나 산소는 가능한한 많이 제거되는 것이 바람직하다. 그러므로, EL층(4304) 및 음극(4305)이 연속적으로 진공 상태에서 피착되거나, 질소 또는 희가스(rare gas) 대기에서 EL층(4304)을 형성한 이후에 음극(4305)이 산소 또는 습기와 접촉하지 않는 동안 음극(4305)이 형성될 필요가 있다. 본 실시예에서는 상기 막이 다중챔버(multi-chamber) 시스템(클러스터 툴 시스템(cluster tool system))의 막 형성 디바이스를 사용하여 형성될 수 있다.A cathode 4305 formed of a light shielding conductive film (typically, a conductive film mainly containing aluminum, copper, or silver or a laminated film composed of these and other conductive films) is formed on the EL layer 4304. . In addition, it is preferable that moisture and oxygen present at the interface between the cathode 4305 and the EL layer 4304 be removed as much as possible. Therefore, the cathode 4305 is in contact with oxygen or moisture after the EL layer 4304 and the cathode 4305 are continuously deposited in a vacuum or after the EL layer 4304 is formed in a nitrogen or rare gas atmosphere. The cathode 4305 needs to be formed while it is not. In this embodiment, the film can be formed using a film forming device of a multi-chamber system (cluster tool system).
이어서, 음극(4305)은 참고번호(4306)로 표시된 영역에서 배선(4005)에 전기적으로 연결된다. 배선(4005)은 음극(4305)에 소정의 전압을 공급하기 위한 배선으로, 이방성 도전성막(4307)을 통해 FPC(4006)에 전기적으로 연결된다.The cathode 4305 is then electrically connected to the wiring 4005 in the region indicated by reference numeral 4306. The wiring 4005 is a wiring for supplying a predetermined voltage to the cathode 4305 and is electrically connected to the FPC 4006 through the anisotropic conductive film 4307.
상술된 바와 같이, 픽셀 전극(양극)(4302), EL층(4304), 및 음극(4305)으로 구성된 EL 소자가 형성된다. EL 소자는 제 1 봉합 물질(4101) 및 제 1 봉합 물질(4101)에 의해 기판(4001)에 결합된 커버 물질(4102)로 둘러싸이고, 이어서 필러(4103)로 봉합된다.As described above, an EL element composed of a pixel electrode (anode) 4302, an EL layer 4304, and a cathode 4305 is formed. The EL element is surrounded by a first encapsulation material 4101 and a cover material 4102 bonded to the substrate 4001 by the first encapsulation material 4101 and then sealed with a filler 4103.
커버 물질(4102)은 유리 물질, 금속 물질(대표적으로, 스테인레스 스틸), 세라믹 물질, 또는 플라스틱 물질(플라스틱막을 포함하는)로 구성된다. 플라스틱 물질은 FRP(fiber glass reinforced plastics) 플레이트, PVF(polyvinyl fluoride)막, Mylar막, 폴리에스테르(polyester)막, 또는 아크릴막이 될 수 있다. 또한, 알루미늄 호일이 PVF막과 Mylar막 사이에 샌드위치형으로 위치하는 구조의 시트(sheet)가 될 수 있다.Cover material 4102 is comprised of a glass material, a metal material (typically stainless steel), a ceramic material, or a plastic material (including a plastic film). The plastic material may be a fiber glass reinforced plastics (FRP) plate, a polyvinyl fluoride (PVF) film, a Mylar film, a polyester film, or an acrylic film. In addition, the aluminum foil may be a sheet having a structure sandwiched between the PVF film and the Mylar film.
EL 소자로부터의 빛 방사 방향이 커버 물질측을 향하는 경우, 커버 물질은투명하여야 한다. 이 경우, 커버 물질은 유리 플레이트, 플라스틱 플레이트, 폴리에스테르막, 또는 아크릴막과 같은 투명 물질이다.When the direction of light emission from the EL element is toward the cover material side, the cover material must be transparent. In this case, the cover material is a transparent material such as a glass plate, a plastic plate, a polyester film, or an acrylic film.
또한, 필러(4103)는 PVC(polyvinyl chloride), 아크릴, 폴리이미드, 에폭시(epoxy) 수지, 실리콘 수지, PVB(polyvinyl butyral) 또는 EVA(ethylene vinyl acetate)와 같은 열설정 수지 또는 자와선 설정 수지로 구성될 수 있다. 방습 물질(바람직하게 산화바륨) 또는 산소를 흡수할 수 있는 물질(산화방지제 등)이 필러(4103)내에 배치되면, EL 소자의 변형이 억제될 수 있다.In addition, the filler 4103 may be a thermosetting resin or a zigzag setting resin such as polyvinyl chloride (PVC), acrylic, polyimide, epoxy resin, silicone resin, polyvinyl butyral (PVB) or ethylene vinyl acetate (EVA). Can be configured. If a moisture proof material (preferably barium oxide) or a material capable of absorbing oxygen (antioxidant or the like) is disposed in the filler 4103, deformation of the EL element can be suppressed.
또한, 필러(4103)에는 스페이서(spacer)가 포함될 수 있다. 이 경우, 스페이서가 산화바륨으로 구성되면, 스페이서는 방습 특징을 제공할 수 있다. 부가하여, 스페이서가 필러에 배치되는 경우에는 스페이서로부터의 압력을 완화시키는 버퍼층으로 수지 물질이 음극(4305)상에 배치되는 것이 효과적이다.In addition, the filler 4103 may include a spacer. In this case, if the spacer is composed of barium oxide, the spacer can provide moisture proof characteristics. In addition, when the spacer is disposed on the filler, it is effective that the resin material is disposed on the cathode 4305 as a buffer layer to relieve the pressure from the spacer.
또한, 배선(4005)은 이방성 도전성막(4307)을 통해 FPC(4006)에 전기적으로 연결된다. 배선(4005)은 픽셀 부분(4002), 소스측 구동기 회로(4003), 및 게이트측 구동기 회로(4004)에 전달된 신호를 FPC(4006)에 전송하고, 이어서 FPC(4006)에 의해 외부 디바이스에 전기적으로 연결된다.In addition, the wiring 4005 is electrically connected to the FPC 4006 through the anisotropic conductive film 4307. The wiring 4005 transmits a signal transmitted to the pixel portion 4002, the source side driver circuit 4003, and the gate side driver circuit 4004 to the FPC 4006, and then to the external device by the FPC 4006. Electrically connected.
또한, 본 실시예에서는 제 1 봉합 물질(4101)의 노출 부분과 FPC(4006) 일부를 덮도록 제 2 봉합 물질(4104)이 배치되어, EL 소자는 개방된 공기로부터 철저하게 차폐된다. 그래서, 도 6a에 도시된 외형을 갖고 도 6b 및 도 5c에 도시된 단면도를 갖는 EL 디스플레이 디바이스가 구해진다.Further, in the present embodiment, the second sealing material 4104 is disposed to cover the exposed portion of the first sealing material 4101 and a part of the FPC 4006, so that the EL element is thoroughly shielded from the open air. Thus, an EL display device having an outline shown in Fig. 6A and having a cross sectional view shown in Figs. 6B and 5C is obtained.
실시예 2Example 2
실시예 1에서는 결정질 실리콘막(102)을 형성하는 수단으로 레이저 결정화가 사용되고, 실시예 2에서는 다른 결정화 수단을 사용하는 경우가 설명된다.In Example 1, laser crystallization is used as a means for forming the crystalline silicon film 102, and in Example 2, the case where other crystallization means is used is demonstrated.
실시예 2에서 비정질 실리콘막을 형성한 이후에, 결정화는 일본 특허 출원 공개 No. Hei 7-130652에 기록된 기술을 사용하여 실행된다. 상기 특허 출원에 기록된 기술은 결정화를 촉진하기 위한 촉매로 니켈과 같은 원소를 사용함으로서 양호한 결정성을 갖는 결정질 실리콘막을 구하는 것이다.After the amorphous silicon film was formed in Example 2, crystallization was performed in Japanese Patent Application Laid-Open No. Implemented using the technique recorded in Hei 7-130652. The technique recorded in this patent application is to obtain a crystalline silicon film having good crystallinity by using an element such as nickel as a catalyst for promoting crystallization.
또한, 결정화 처리가 완료된 이후에는 결정화에서 사용된 촉매를 제거하는 처리가 실행된다. 이 경우, 촉매는 일본 특허 출원 공개 No. Hei 10-270363 또는 일본 특허 출원 공개 No. Hei 8-330602에 기록된 기술을 사용하여 게터링(gettering) 처리된다.In addition, after the crystallization process is completed, a process for removing the catalyst used in the crystallization is performed. In this case, the catalyst is Japanese Patent Application Laid-open No. Hei 10-270363 or Japanese Patent Application Laid-Open No. Gettering is done using the technique recorded in Hei 8-330602.
부가하여, TFT는 본 발명의 출원인에 의한 일본 특허 출원 No. Hei 11-076967의 명세서에 기록된 기술을 사용하여 형성될 수 있다.In addition, the TFT is obtained by Japanese Patent Application No. It may be formed using the techniques recorded in the specification of Hei 11-076967.
실시예 1에 도시된 제작 처리는 본 발명의 한 실시예이고, 실시예 1에서 도 1 또는 도 5c의 구조가 실현될 수 있다고 가정하면, 다른 제작 처리도 또한 상술된 바와 같이 아무런 문제점 없이 사용될 수 있다.The fabrication process shown in Embodiment 1 is one embodiment of the present invention, and assuming that the structure of FIG. 1 or FIG. 5C can be realized in Embodiment 1, other fabrication processes may also be used without any problem as described above. have.
실시예 3Example 3
본 발명의 EL 디스플레이 디바이스를 구동할 때는 영상 신호로 아날로그 신호를 사용하는 아날로그 구동이 실행될 수 있고, 디지털 신호를 사용하는 디지털 구동이 실행될 수 있다.When driving the EL display device of the present invention, analog driving using an analog signal as a video signal can be executed, and digital driving using a digital signal can be executed.
아날로그 구동이 실행될 때, 아날로그 신호는 스위칭 TFT의 소스 배선에 전달되고, 그레이 스케일(gray scale) 정보를 포함하는 아날로그 신호는 전류 제어 TFT의 게이트 전압이 된다. 이어서, EL 소자에 흐르는 전류가 전류 제어 TFT에 의해 제어되고, EL 소자의 조사 강도가 제어되고, 또한 그레이 스케일 디스플레이가 실행된다.When analog driving is executed, the analog signal is transmitted to the source wiring of the switching TFT, and the analog signal containing gray scale information becomes the gate voltage of the current control TFT. Then, the current flowing through the EL element is controlled by the current control TFT, the irradiation intensity of the EL element is controlled, and gray scale display is executed.
한편, 디지털 구동이 실행될 때, 이는 아날로그형 그레이 스케일 디스플레이와 다르고, 그레이 스케일 디스플레이가 시간 분할 구동에 의해 실행된다. 특별히, 조사 시간은 칼라 그레이데이션(color gradation)에서의 변화와 같은 시각적 표시를 제공하도록 조정된다.On the other hand, when digital driving is executed, this is different from the analog type gray scale display, and the gray scale display is executed by time division driving. In particular, the irradiation time is adjusted to provide a visual indication such as a change in color gradation.
EL 소자는 액정 소자와 비교해 매우 빠른 응답 속도를 가지므로, 고속 구동을 갖는 것이 가능하다. 그러므로, EL 소자는 시간비 그레이 스케일 구동에 적합한 것이고, 여기서 한 프레임은 다수의 서브프레임(subframe)으로 분할되어 그레이 스케일이 실행된다.Since the EL element has a very fast response speed compared with the liquid crystal element, it is possible to have a high speed drive. Therefore, the EL element is suitable for time ratio gray scale driving, in which one frame is divided into a plurality of subframes to execute gray scale.
본 발명은 소자 구조에 대한 기술이므로, 이를 구동하는 방법은 이와 같이 사용될 수 있다. 실시예 3의 구성을 실시예 1 또는 2 중 임의의 구성과 자유롭게 조합하는 것이 가능함을 주목한다.Since the present invention is a description of the device structure, the method for driving the same can be used as such. Note that the configuration of Embodiment 3 can be freely combined with any of Embodiments 1 or 2.
실시예 4Example 4
본 실시예에서는 실시예 1에서와 다른 픽셀 구조의 상면도가 도 7a에 도시된다. 본 실시예에서는 저장 캐패시터의 구조만이 다르고, 다른 구조는 실시예 1과 실질적으로 동일하다. 또한, 도 7b는 도 7a의 점선 C-C'을 따라 취해진 단면도이고, 도 7c는 도 7a의 점선 D-D'을 따라 취해진 단면도를 도시한다. 동일한 참고번호로 표시된 부분은 실시예 1에 대응한다.In this embodiment, a top view of a pixel structure different from that in Embodiment 1 is shown in Fig. 7A. In this embodiment, only the structure of the storage capacitor is different, the other structure is substantially the same as in the first embodiment. 7B is a cross sectional view taken along the dotted line C-C 'of FIG. 7A, and FIG. 7C shows a cross sectional view taken along the dotted line D-D' of FIG. 7A. Portions indicated by the same reference numerals correspond to Example 1.
먼저, 실시예 1에 따라 도 5a의 상태가 구해진다. 그러나, 제 2 전극의 구성은 실시예 1과 약간 다르고, 제 2 전극은 추후 처리에서 형성될 캐패시터 전극에 연결된 부분을 갖는다. 이어서, 유기체 수지로 구성된 층간 절연막이 형성되고, 접촉홀을 형성하도록 에칭된다. 본 실시예에서는 제 2 전극에 이르는 2개의 접촉 홀이 형성된다. 또한, 본 실시예에서는 유기체 수지로 구성된 층간 절연막이 먼저 선택적으로 제거되어, 접촉홀 부분 및 전류 공급선이 서로 이중인화되는 부분을 제거한다. 이어서, 마스크가 부가되고, 전류 공급선에 이중인화된 부분의 층간 절연막(136)이 마스크로 덮인 이후, 에칭이 실행되어 접촉홀을 형성한다. 이 방식으로, 전류 공급선에 이중인화된 부분 및 접촉홀 부분이 제거된 층간 절연막(702)이 구해진다.First, the state of FIG. 5A is obtained according to the first embodiment. However, the configuration of the second electrode is slightly different from that of Embodiment 1, and the second electrode has a portion connected to the capacitor electrode to be formed in a later process. Next, an interlayer insulating film made of an organic resin is formed and etched to form contact holes. In this embodiment, two contact holes leading to the second electrode are formed. Further, in this embodiment, the interlayer insulating film made of organic resin is first selectively removed to remove the portion where the contact hole portion and the current supply line are duplicated with each other. Subsequently, a mask is added, and after the interlayer insulating film 136 of the portion doubled in the current supply line is covered with the mask, etching is performed to form contact holes. In this manner, the interlayer insulating film 702 from which the portion duplicated in the current supply line and the contact hole portion is removed is obtained.
이어서, 게이트 배선(145), 연결 전극(141, 143, 144), 및 캐패시터 전극(703)이 형성된다. 캐패시터 전극(703)은 제 2 전극(701)에 전기적으로 연결된다. 이 방식으로, 도 7c에 도시된 바와 같이, 저장 캐패시터는 유전체인 제 1 절연막(136)과 함께 전류 공급선(116) 및 캐패시터 전극(703)으로 형성된다.Subsequently, the gate wiring 145, the connection electrodes 141, 143, and 144, and the capacitor electrode 703 are formed. The capacitor electrode 703 is electrically connected to the second electrode 701. In this manner, as shown in Fig. 7C, the storage capacitor is formed of the current supply line 116 and the capacitor electrode 703 together with the first insulating film 136, which is a dielectric.
상기 구조로, 저장 캐패시터는 더 증가될 수 있다.With this structure, the storage capacitor can be further increased.
도 7b에 도시된 바와 같이, 저장 캐패시터는 실시예 1에서와 같이, 유기체인 절연막(110)과 함께 제 2 전극(701) 및 제 2 반도체층(201)으로 형성된다.As shown in FIG. 7B, the storage capacitor is formed of the second electrode 701 and the second semiconductor layer 201 together with the insulating film 110 which is the organic material, as in the first embodiment.
본 실시예는 실시예 1 내지 3 중 임의의 것과 임의적으로 조합될 수 있다.This embodiment can be arbitrarily combined with any of Examples 1-3.
실시예 5Example 5
실시예 1에서는 바람직하게 유기체 EL 물질이 EL층으로 사용된다고 하였다. 그러나, 본 실시예는 또한 비유기체 EL 물질을 사용하여 실행될 수 있다. 이 경우에는 현재의 비유기체 EL 물질이 매우 높은 구동 전압이므로, 사용될 TFT가 이러한 구동 전압을 견딜 수 있는 저항-압력 특성을 가져야 한다.In Example 1, it is preferable that an organic EL material is used as the EL layer. However, this embodiment can also be practiced using nonorganic EL materials. In this case, since the current non-organic EL material is a very high driving voltage, the TFT to be used must have a resistance-pressure characteristic capable of withstanding this driving voltage.
미래에 낮은 구동 전압의 비유기체 EL 물질이 개발되면,이를 본 발명에 적용할 수 있다.If a low driving voltage inorganic EL material is developed in the future, it can be applied to the present invention.
본 실시예의 구조는 실시예 1 내지 3 중 한 구조와 자유롭게 조합될 수 있다.The structure of this embodiment can be freely combined with any of the embodiments 1-3.
실시예 6Example 6
본 발명에서는 EL층으로 사용되는 유기체 물질이 저분자 유기체 물질이나 폴리머(고분자) 유기체 물질이 될 수 있다. 저분자 유기체 물질로는 Alq3(tris-8-quinolylite-aluminum), TPD(triphenylamine derivative) 등이 공지되어 있다. 폴리머 유기체 물질로는 π-상호작용 폴리머 물질이 주어질 수 있다. 전형적으로, PPV(polyphenylenevynilene), PVK(polyvynilcarbazole), 폴리카보네이트(polycarbonate) 등이 주어질 수 있다.In the present invention, the organic material used as the EL layer may be a low molecular weight organic material or a polymer (high molecular weight) organic material. As the low molecular weight organic material, Alq 3 (tris-8-quinolylite-aluminum), triphenylamine derivative (TPD) and the like are known. The polymeric organic material may be given a π-interacting polymeric material. Typically, polyphenylenevynilene (PPV), polyvynilcarbazole (PVK), polycarbonate, and the like may be given.
폴리머(고분자) 유기체 물질은 스핀 코팅(spin coating) 방법(또한 용액 적용 방법이라 칭하여지는), 디핑(dipping) 방법, 디스펜스(dispense) 방법, 프린팅(printing) 방법, 잉크 젯(ink jet) 방법 등과 같은 간단한 박막 형성 방법으로 형성될 수 있다. 폴리머 유기체 물질은 저분자 유기체 물질과 비교해 높은 열 내구성을 갖는다.Polymeric organic materials include spin coating methods (also called solution application methods), dipping methods, dispensing methods, printing methods, ink jet methods, and the like. It can be formed by the same simple thin film formation method. Polymeric organic materials have a high thermal durability compared to low molecular weight organic materials.
더욱이, 본 발명에 따른 EL 디스플레이에 포함되는 EL 소자의 EL층이 전자 운송층 및 양의 홀 운송층을 갖는 경우, 전자 운송층 및 양의 홀 운송층은 예를 들어, 비결정 Si 또는 비결정 Si1-xCx등으로 형성된 비결정 반도체와 같은 비유기체 물질로 형성될 수 있다.Furthermore, when the EL layer of the EL element included in the EL display according to the present invention has an electron transporting layer and a positive hole transporting layer, the electron transporting layer and the positive hole transporting layer are, for example, amorphous Si or amorphous Si 1. -x C x may be formed of a non-organic material such as an amorphous semiconductor.
비결정 반도체에서는 많은 양의 트랩 레벨(trap level)이 주어지고, 동시에 비결정 반도체는 비결정 반도체가 다른 층과 접촉하는 인터페이스에서 많은 양의 인터페이스 레벨을 형성한다. 그 결과로, EL 소자는 저전압으로 빛을 조사할 수 있고, 동시에 높은 휘도를 제공하도록 시도될 수 있다.A large amount of trap levels is given in amorphous semiconductors, and at the same time, amorphous semiconductors form a large amount of interface levels at the interface where the amorphous semiconductor contacts other layers. As a result, the EL element can irradiate light at low voltage, and at the same time can be attempted to provide high luminance.
그 외에, 유기체 EL층에는 도펀트(dopant)(불순물)가 부가되어, 유기체 EL층의 발광 칼라가 변화될 수 있다. 이러한 도펀트는 DCM1, 담적색(nile red), 루브렌(lubren), 코마린(coumarin 6), TPB, 및 퀴나퀄리돈(quinaquelidon)을 포함한다.In addition, a dopant (impurity) is added to the organic EL layer, so that the light emission color of the organic EL layer can be changed. Such dopants include DCM1, nile red, lubren, coumarin 6, TPB, and quinaquelidon.
실시예 7Example 7
본 실시예는 한 픽셀에 3개의 TFT를 갖는 픽셀 구조를 도시한다.This embodiment shows a pixel structure having three TFTs in one pixel.
도 8에는 본 발명에 따른 픽셀 구조의 한 특정한 예가 도시된다. 또한, 도 8에 도시된 픽셀 구조와 동일한 회로가 도 9에 도시된다.8 shows one specific example of a pixel structure according to the present invention. Also, the same circuit as the pixel structure shown in FIG. 8 is shown in FIG.
도 8 및 도 9에 도시된 바와 같이, 픽셀 부분은 로우(row) 방향으로 배열된 제 1 게이트 배선(801), 컬럼(column) 방향으로 배열된 소스 배선(803), 및 전류 공급선(804)을 포함한다. 또한, 픽셀 부분은 게이트 전극으로 제 1 게이트 배선(801)에 연결된 제 1 전극(805)의 일부와 연결 전극(808)에 의해 소스배선(803)에 연결된 스위칭 TFT(902)를 포함한다. 또한, 픽셀 부분은 연결 전극(811)에 의해 전류 공급선(804)에 연결되고 연결 전극(810)에 의해 발광 소자(904)에 연결된 전류 제어 TFT(903)를 갖는다. 또한, 픽셀 부분은 게이트 전극으로 제 2 게이트 배선(802)에 연결된 제 3 전극(807)의 일부와 연결 전극(813)에 의해 전류 공급선(804)에 연결된 삭제 TFT(906)를 갖는다.As shown in FIGS. 8 and 9, the pixel portion includes a first gate wiring 801 arranged in a row direction, a source wiring 803 arranged in a column direction, and a current supply line 804. It includes. The pixel portion also includes a portion of the first electrode 805 connected to the first gate wiring 801 as a gate electrode and a switching TFT 902 connected to the source wiring 803 by the connection electrode 808. Further, the pixel portion has a current control TFT 903 connected to the current supply line 804 by the connecting electrode 811 and to the light emitting element 904 by the connecting electrode 810. The pixel portion also has a portion of the third electrode 807 connected to the second gate wiring 802 as a gate electrode and the erasing TFT 906 connected to the current supply line 804 by the connecting electrode 813.
또한, 각 TFT는 서로 연결되고, 삭제 TFT(906)는 연결 전극(812)에 의해 전류 제어 TFT의 게이트 전극에 연결되고, 또한 전류 제어 TFT(903)는 연결 전극(809)에 의해 스위칭 TFT의 드레인 영역에 연결된다.Further, each TFT is connected to each other, and the erasing TFT 906 is connected to the gate electrode of the current control TFT by the connecting electrode 812, and the current control TFT 903 is connected to the switching electrode by the connecting electrode 809. Is connected to the drain region.
본 명세서에서, 제 1 게이트 배선(801)은 로우 방향으로 배치된 아일랜드 형태의 제 1 전극(805)에 연결된다. 또한, 제 1 게이트 배선(801)은 제 2 절연막에 형성되어 이와 접촉된다. 한편, 제 2 게이트 배선(802)은 로우 방향으로 배치된 아일랜드 형태의 제 3 전극(807)에 연결된다. 또한, 아일랜드 형태의 제 1 전극(805), 제 2 전극(806), 및 제 3 전극(807)은 제 1 절연막에 형성되어, 소스 배선(803) 및 전류 공급선(804)에서와 같이 이와 접촉된다.In the present specification, the first gate wiring 801 is connected to the first electrode 805 having an island shape disposed in the row direction. In addition, the first gate wiring 801 is formed on and in contact with the second insulating film. On the other hand, the second gate wiring 802 is connected to the island-shaped third electrode 807 arranged in the row direction. In addition, the island-shaped first electrode 805, the second electrode 806, and the third electrode 807 are formed in the first insulating film, and are in contact with each other as in the source wiring 803 and the current supply line 804. do.
또한, 연결 전극(808 내지 813)은 제 1 게이트 배선(801) 및 제 2 게이트 배선(802)에서와 같이 제 2 절연막(이후 층간 절연막이라 칭하여지는)에 형성된다.Further, the connection electrodes 808 to 813 are formed in the second insulating film (hereinafter referred to as interlayer insulating film) as in the first gate wiring 801 and the second gate wiring 802.
또한, 픽셀 부분은 한 전극으로 제 2 반도체층(901)의 저장 캐패시터(905), 유전체로 제 2 반도체층을 덮어 그와 접촉되는 절연막, 및 또 다른 전극으로 제 2 전극(806)을 포함한다.The pixel portion also includes a storage capacitor 905 of the second semiconductor layer 901 with one electrode, an insulating film covering and contacting the second semiconductor layer with a dielectric, and a second electrode 806 as another electrode. .
또한, 픽셀 전극(814)은 연결 전극(810)과 접촉되도록 전류 제어 TFT(903)에연결된 연결 전극(810)에 이중인화된다. 또한, 픽셀 전극(814)의 끝부분은 소스 배선(803)에 이중인화된다. 사실상, EL층, 음극, 보호 전극 등은 양극인 픽셀 전극(814)과 형성되므로, 활성 매트릭스 EL 디스플레이 디바이스를 완성한다.Further, the pixel electrode 814 is dualized to the connection electrode 810 connected to the current control TFT 903 so as to be in contact with the connection electrode 810. In addition, an end portion of the pixel electrode 814 is doubled in the source wiring 803. In fact, the EL layer, the cathode, the protective electrode and the like are formed with the pixel electrode 814 as the anode, thus completing the active matrix EL display device.
삭제 TFT의 동작에 대해서는 일본 특허 출원 No. Hei 11-338786을 참고한다.Japanese patent application No. See Hei 11-338786.
삭제 TFT의 드레인은 전류 제어 TFT의 게이트 전압이 강제로 변화될 수 있도록 전류 제어 TFT의 게이트에 연결된다. 삭제 TFT는 n-채널 TFT 또는 p-채널 TFT가 될 수 있지만, 삭제 TFT는 off 전류가 감소될 수 있도록 스위칭 TFT와 동일한 구조인 것이 바람직하다.The drain of the erasing TFT is connected to the gate of the current control TFT so that the gate voltage of the current control TFT can be forcibly changed. The erasing TFT can be an n-channel TFT or a p-channel TFT, but the erasing TFT is preferably the same structure as the switching TFT so that the off current can be reduced.
또한, 본 실시예에서, 스위칭 TFT 및 삭제 TFT는 다중-게이트 구조이다. 그러나, 특별하게 이에 제한되지는 않고, 스위칭 TFT, 전류 제어 TFT, 및 삭제 TFT 중 적어도 하나는 다중-게이트 구조가 될 수 있다. 삭제 TFT가 다중-게이트 구조이면, 열로 인한 삭제 TFT의 변형이 억제될 수 있다.Also, in this embodiment, the switching TFT and the erasing TFT are multi-gate structures. However, without being particularly limited thereto, at least one of the switching TFT, the current control TFT, and the erasing TFT may have a multi-gate structure. If the erasing TFT has a multi-gate structure, deformation of the erasing TFT due to heat can be suppressed.
본 실시예는 3개의 TFT가 한 픽셀에 배치되는 구조를 제공하지만, 본 발명에 따른 EL 디스플레이 디바이스는 임의의 수의 TFT가 한 픽셀내에 배치되는 구조가 될 수 있다. 예를 들면, 4 내지 6 또는 그 이상의 TFT가 배치될 수 있다. 본 발명은 EL 디스플레이 디바이스의 픽셀 구조를 제한하지 않고 실시될 수 있다.Although this embodiment provides a structure in which three TFTs are arranged in one pixel, the EL display device according to the present invention can be a structure in which any number of TFTs are arranged in one pixel. For example, 4 to 6 or more TFTs can be arranged. The present invention can be implemented without restricting the pixel structure of the EL display device.
실시예 8Example 8
본 실시예는 픽셀 전극의 끝부분에 이중인화되어 그와 접촉되는 절연체가 스트라이프(stripe) 형태로 전류 공급선 또는 소스 배선에 이중인화되는 예를 도시한다.This embodiment shows an example in which an insulator which is dualized at the end of the pixel electrode and contacts with it is redundant to the current supply line or the source wiring in the form of a stripe.
도 10은 실시예 7에서 전극의 상단만을 도시한다. 반도체층 및 접촉 홀은 사실상 존재하지만 간단하도록 생략된다. 또한, 동일한 참고번호로 나타내진 부분은 동일한 부분이다. 도 10에서, 절연체는 전류 공급선(804)에 이중인화되고 고리선에 의해 샌드위치형으로 위치하는 부분에 형성된다.10 shows only the top of the electrode in Example 7. FIG. The semiconductor layer and the contact hole are virtually present but omitted for simplicity. In addition, the part shown with the same reference number is the same part. In FIG. 10, an insulator is formed in a portion which is doubled to the current supply line 804 and sandwiched by a ring line.
먼저, 실시예 7에 도시된 도 8의 상태가 구해진 이후에, 유기체 절연막이 형성되어 원하는 구성으로 에칭된다. 유기체 수지막으로 형성된 절연체(1000, 1001)는 픽셀 전극(814)의 끝부분을 덮도록 스트라이프 형태로 형성된다. 이어서, EL층(1002)은 유기체 수지막으로 형성된 절연체(1000, 1001) 사이에 형성된다. 이어서, 음극(1003)은 표면에 걸쳐 모두 형성되고, 그 위에는 보호 전극(1004) 및 보호 절연막(1005)이 형성된다. 이들 절연체(1000, 1001)는 인접한 픽셀 전극 사이에서 일어나는 단락-회로화를 방지하는 수단으로 동작한다. 또한, 이들 절연체(1000, 1001)는 양극인 픽셀 전극(814)과 음극(1003) 사이의 단락-회로화를 방지하는 수단으로 동작한다.First, after the state of FIG. 8 shown in Example 7 is obtained, an organic insulating film is formed and etched into a desired configuration. The insulators 1000 and 1001 formed of the organic resin film are formed in a stripe shape to cover the ends of the pixel electrodes 814. Subsequently, the EL layer 1002 is formed between the insulators 1000 and 1001 formed of the organic resin film. Subsequently, the cathode 1003 is formed all over the surface, and the protective electrode 1004 and the protective insulating film 1005 are formed thereon. These insulators 1000 and 1001 act as a means of preventing short-circuitization between adjacent pixel electrodes. In addition, these insulators 1000 and 1001 act as a means of preventing short-circuitization between the pixel electrode 814 as the anode and the cathode 1003.
본 실시예는 절연체가 스트라이프 형태로 배치된 예를 도시하지만, 이들은 특별하게 제한되지 않고, 픽셀 전극의 오프닝 부분 이외의 부분을 덮는 절연체가 배치되는 구조로 될 수 있다.The present embodiment shows an example in which the insulators are arranged in a stripe shape, but these are not particularly limited, and may have a structure in which an insulator covering a portion other than the opening portion of the pixel electrode is disposed.
실시예 9Example 9
본 실시예의 활성 매트릭스 EL 디스플레이 디바이스에서는 제작된 영상의 휘도 비균일성을 억제하기 위해, 한계 전압 변화 △Vth의 범위와 채널 폭 W 및 채널 길이 L의 비율 W/L을 결정하는 방법이 아래 도시된다.In the active matrix EL display device of this embodiment, a method of determining the range of the threshold voltage change ΔVth and the ratio W / L of the channel width W and the channel length L in order to suppress the luminance nonuniformity of the produced image is shown below. .
이는 각 픽셀 사이의 휘도 차이가 ±n% 이내로 억제되는 예를 도시한다.This shows an example in which the luminance difference between each pixel is suppressed to within ± n%.
먼저, 식 1로부터 식 2가 유도된다.First, equation 2 is derived from equation 1.
식 1 Equation 1
식 2 Equation 2
이동성 μ 및 게이트 캐패시턴스의 캐패시턴스 C0은 TFT가 형성될 때 고정된다. 또한, EL 소자가 원하는 휘도로 발하도록 이루어질 때, EL 소자의 휘도 및 전류 밀도는 선형 관계를 가지므로, 드레인 전류 Id의 값도 또한 고정된다. 그러므로, 식 2의 우변은 상수 A로 대치되어 식 3이 된다.The capacitance C 0 of the mobility μ and the gate capacitance is fixed when the TFT is formed. In addition, when the EL element is made to emit at a desired luminance, since the luminance and current density of the EL element have a linear relationship, the value of the drain current Id is also fixed. Therefore, the right side of Expression 2 is replaced by the constant A, resulting in Expression 3.
식 3 Expression 3
또한, 각 픽셀 사이의 휘도 차이가 ±n% 이내로 억제되는 경우, 한계 전압 변화 △Vth와 채널 폭 W 및 채널 길이 L의 비율 W/L의 관계식은 다음 식 4 및 5로 나타내진다.In addition, when the luminance difference between each pixel is suppressed to within ± n%, the relational expression of the threshold voltage change ΔVth and the ratio W / L of the channel width W and the channel length L is represented by the following expressions 4 and 5.
식 4 Equation 4
식 5 Equation 5
△Vth 및 W/L의 값이 상기 식 4 및 5를 만족시키는 제한치내에서 결정되면, 드레인 전류 Id의 변화는 ±n% 이해로 억제될 수 있다.If the values of DELTA Vth and W / L are determined within the limits satisfying the above expressions 4 and 5, the change in the drain current Id can be suppressed by ± n% understanding.
예를 들면, 한계 전압의 변화 △Vth가 TFT의 제작 처리에 의해 고정되는 경우, 채널 폭 W 및 채널 길이 L의 비율 W/L 범위는 한계 전압 변화 △Vth를 근거로 식 4 및 5에 의해 결정된다.For example, when the change ΔVth of the limit voltage is fixed by the manufacturing process of the TFT, the ratio W / L range of the channel width W and the channel length L is determined by equations 4 and 5 based on the limit voltage change ΔVth. do.
또한, 채널 폭 W 및 채널 길이 L의 비율 W/L이 설계로 고정되는 경우, 한계 전압의 변화 △Vth는 채널 폭 W 및 채널 길이 L의 비율 W/L을 근거로 식 4 및 5에 의해 결정된다.Further, when the ratio W / L of the channel width W and the channel length L is fixed by design, the change ΔVth of the threshold voltage is determined by equations 4 and 5 based on the ratio W / L of the channel width W and the channel length L. do.
상기 구조로, 본 발명에 따라 EL 디스플레이는 각 픽셀의 전류 제어 TFT에서 한계 전압의 변화에 의해 발생되는 휘도 불균일성을 억제할 수 있다. 실제로, 각 픽셀 사이의 휘도 차이는 ±5% 이내, 바람직하게 ±3%로 설정되는 것이 바람직하다.With the above structure, according to the present invention, the EL display can suppress the luminance nonuniformity caused by the change of the limit voltage in the current control TFT of each pixel. In practice, the luminance difference between each pixel is preferably set within ± 5%, preferably ± 3%.
또한, 본 실시예의 구조는 실시예 1 내지 6 중 임의의 구조와 임의적으로 조합될 수 있다.In addition, the structure of this embodiment can be arbitrarily combined with any of the structures of Examples 1 to 6.
실시예 10Example 10
본 실시예는 상기 각 실시예에서 EL층의 형성에 사용되는 막 형성 디바이스의 예를 도시한다.This embodiment shows an example of the film forming device used for forming the EL layer in each of the above embodiments.
본 실시예에 따른 막 형성 디바이스는 도 11을 참고로 설명된다. 도 11을 참고로, 참고번호(1101)는 운반 챔버(carrying chamber)(A)를 나타내고, 운반 메카니즘(A)(1102)은 기판(1103)이 운반되는 운반 챔버(A)(1101) 내에 배치된다. 운반 챔버(A)(1101)는 감소된 압력의 대기에 있고, 게이트에 의해 각 처리 챔버로부터 고립된다. 각 처리 챔버로의 기판의 전달은 게이트가 개방될 때 운반 메카니즘(A)에 의해 실행된다. 또한, 운반 챔버(A)(1101)내에서 압력을 감소시키기 위해, 유압 회전 펌프, 기계적 부스터(booster) 펌프, 터보(turbo) 분자 펌프, 또는 저온 펌프와 같은 배출 펌프가 사용될 수 있고, 습기의 제거가 효율적이기 때문에 저온 펌프가 바람직하다.The film forming device according to this embodiment is described with reference to FIG. Referring to FIG. 11, reference numeral 1101 denotes a carrying chamber A, and a transfer mechanism A 1102 is disposed within a transfer chamber A 1101 on which a substrate 1103 is carried. do. The transport chamber (A) 1101 is in a reduced pressure atmosphere and is isolated from each processing chamber by a gate. The transfer of the substrate to each processing chamber is carried out by the transport mechanism A when the gate is opened. In addition, an exhaust pump such as a hydraulic rotary pump, a mechanical booster pump, a turbomolecular pump, or a low temperature pump may be used to reduce the pressure in the delivery chamber (A) 1101, and Cold pumps are preferred because removal is efficient.
도 11의 막 형성 디바이스에서, 배출 포트(1104)는 운반 챔버(A)(1101)의 측면에 배치되고, 배출 펌프는 배출 포트(1104) 아래에 위치한다. 이 구조는 배출 펌프의 유지가 용이하다는 점에서 유리하다.In the film forming device of FIG. 11, the discharge port 1104 is disposed on the side of the transport chamber (A) 1101, and the discharge pump is located below the discharge port 1104. This structure is advantageous in that the discharge pump is easy to maintain.
이후에는 각 처리 챔버가 설명된다. 처리 챔버(A)(1101)는 감소된 압력의 대기에 있으므로, 배출 펌프(도시되지 않은)는 운반 챔버(A)(1101)에 직접 연결된 모든 처리 챔버에 제공된다. 배출 펌프는 유압 회전 펌프, 기계적 부스터 펌프, 터보 분자 펌프, 또는 저온 펌프가 될 수 있다.Hereinafter, each processing chamber is described. Since the processing chamber (A) 1101 is in a reduced pressure atmosphere, a discharge pump (not shown) is provided to all processing chambers directly connected to the transport chamber (A) 1101. The discharge pump can be a hydraulic rotary pump, a mechanical booster pump, a turbomolecular pump, or a low temperature pump.
먼저, 참고번호(1105)는 기판의 설정(위치)을 실행하는 저장 챔버를 나타내는 것으로, 또한 로드 로크 챔버(load lock chamber)라 칭하여진다. 저장 챔버(1105)는 기판(1103)이 설정되는 캐리어(carrier)(도시되지 않은)가 위치하는 게이트(1100a)에 의해 운반 챔버(A)(1101)로부터 고립된다. 저장 챔버(1105)는 기판을 넣고 기판을 빼는 두 부분으로 나뉠 수 있다. 또한, 저장 챔버(1105)는 상술된 배출 펌프 및 순도가 높은 희가스(rare gas) 또는 질소 기체를 주입하는 정화선을 포함한다.First, reference numeral 1105 denotes a storage chamber which performs setting (position) of a substrate, and is also called a load lock chamber. The storage chamber 1105 is isolated from the transport chamber (A) 1101 by a gate 1100a in which a carrier (not shown) in which the substrate 1103 is set is located. The storage chamber 1105 can be divided into two parts, which put the substrate in and remove the substrate. The storage chamber 1105 also includes a discharge pump as described above and a purge line for injecting high purity rare gas or nitrogen gas.
또한, 본 실시예에서, 기판(1103)은 소자가 형성되는 기판(1103)의 표면이 아래로 향하는 상태로 캐리어에 설정된다. 이는 증기형 피착(스퍼터링 또는 증발을 통한 막피착)이 실행될 때 아래를 향하는 시스템(또한 디포-업(depo-up) 시스템이라 칭하여지는)이 실행되기 쉽기 때문이다. 아래를 향하는 시스템은 소자가 형성될 기판의 표면이 아래로 향하는 상태로 막이 형성되는 시스템으로, 먼지가 기판상에 쌓이는 것을 억제할 수 있다.Further, in the present embodiment, the substrate 1103 is set on the carrier with the surface of the substrate 1103 on which the element is formed face down. This is because a downward facing system (also called a depo-up system) is likely to be implemented when vapor deposition (film deposition via sputtering or evaporation) is performed. The downward facing system is a system in which a film is formed with the surface of the substrate on which the element is to be formed facing downward, and can suppress the accumulation of dust on the substrate.
이어서, 참고번호(1106)는 게이트(1100b)를 통해 저장 챔버(1105)와 연결된 운반 챔버(B)를 나타내고, 운반 메카니즘(B)(1107)을 갖는다. 또한, 참고 번호(1108)는 게이트(1100c)를 통해 운반 챔버(B)(1106)와 연결된 베이킹(baking) 챔버를 나타낸다. 베이킹 챔버(1108)는 기판의 표면을 반전시키는 메카니즘을 갖는다. 즉,Subsequently, reference numeral 1106 denotes a transport chamber B connected with the storage chamber 1105 through a gate 1100b and has a transport mechanism (B) 1107. In addition, reference numeral 1108 denotes a baking chamber connected to the transfer chamber (B) 1106 through the gate 1100c. Baking chamber 1108 has a mechanism to reverse the surface of the substrate. In other words,
아래를 항하는 시스템을 통해 운반되는 기판은 위를 향하는 시스템으로 한번 교환된다. 이는 스핀 코터(spin coater)(1109)를 사용하여 이어지는 처리가 위를 향하는 시스템을 통해 실행되기 때문이다. 반대로, 스핀 코터(1109)에 의해 처리된 기판은 다시 베이킹 챔버(1108)로 복귀되어 구워진다. 이어서, 기판은 거꾸로 놓이고, 위를 향하는 시스템이 아래를 향하는 시스템으로 교환된다. 이어서, 기판은 저장 챔버(1105)로 복귀된다.Substrates carried through the downside system are exchanged once for the upside down system. This is because subsequent processing using a spin coater 1109 is performed through the upward facing system. In contrast, the substrate processed by the spin coater 1109 is returned to the baking chamber 1108 and baked. Subsequently, the substrate is placed upside down and the system facing up is exchanged with the system facing down. Subsequently, the substrate is returned to the storage chamber 1105.
부수적으로, 스핀 코터를 갖는 막 형성 챔버(1109)는 게이트(1100d)를 통해 운반 챔버(B)(1106)와 연결된다. 스핀 코터를 갖는 막 형성 챔버(1109)는 기판상에 EL 물질을 포함하는 용액을 코팅함으로서 EL 물질을 포함하는 막을 형성하는 막 형성 챔버이다. 본 실시예에서는 막이 스핀 코터를 갖는 막 형성 챔버(1109)에서 고분자(폴리머) 유기체 EL 물질로 형성된다. 막으로 형성되는 EL 물질은 발광층으로 뿐만 아니라 전하 주입층 또는 전하 운송층으로 사용된다. 또한, 공지된 고분자 유기체 EL 물질이 사용될 수 있다.Incidentally, the film forming chamber 1109 having the spin coater is connected to the transport chamber (B) 1106 through the gate 1100d. The film forming chamber 1109 having a spin coater is a film forming chamber which forms a film containing an EL material by coating a solution containing the EL material on a substrate. In this embodiment, the film is formed of a polymer (polymer) organic EL material in the film forming chamber 1109 having a spin coater. The EL material formed of the film is used not only as a light emitting layer but also as a charge injection layer or a charge transport layer. In addition, known polymer organic EL materials can be used.
발광층을 형성하는 대표적인 유기체 EL 물질은 PPV(polyparaphenylene vinylene) 유전체, PVK(polyvinyl carbazole) 유기체, 또는 폴리플루오렌(polyfluorene) 유전체가 될 수 있다. 이는 또한 π공액 폴리머(conjugate polymer)라 칭하여진다. 또한, 전하 주입층의 유기체 EL 물질은 PEDOT(polythiophene) 또는 Pani(polyaniline)이 될 수 있다.Representative organic EL materials forming the light emitting layer may be a polyparaphenylene vinylene (PPV) dielectric, a polyvinyl carbazole (PVK) organism, or a polyfluorene dielectric. This is also called π conjugate polymer. In addition, the organic EL material of the charge injection layer may be PEDOT (polythiophene) or Pani (polyaniline).
본 실시예는 스핀 코터를 사용하는 막 형성 챔버를 도시한다. 그러나, 본 발명은 스핀 코터에 제한되지 않고, 스핀 코터 대신에 디스펜서(dispenser), 프린트, 또는 잉크 젯을 사용하는 막 형성 챔버가 사용될 수 있다.This embodiment shows a film forming chamber using a spin coater. However, the present invention is not limited to the spin coater, and a film forming chamber using a dispenser, a print, or an ink jet may be used instead of the spin coater.
또한, 본 실시예에 따른 막 형성 디바이스는 실시예 1 내지 9 중 임의의 구조가 본 실시예의 구조와 임의로 조합되는 구조로 EL층을 형성할 때 사용될 수 있다.Further, the film forming device according to the present embodiment can be used when forming the EL layer in a structure in which any of the structures of Examples 1 to 9 are arbitrarily combined with the structure of this embodiment.
실시예 11Example 11
본 발명에 따라 제작되는 EL 디스플레이 디바이스는 자체-발광형이므로, 액정 디스플레이 디바이스와 비교해 밝은 위치에서 디스플레이된 영상을 더 잘 인식할 수 있다. 더욱이, EL 디스플레이 디바이스는 더 넓은 시청각을 갖는다. 따라서, EL 디스플레이 디바이스는 다양한 전자 디바이스에서 디스플레이 부분에 적용될 수 있다. 예를 들면, 대형 화면에서 TV 프로그램 등을 시청하기 위해, 본 발명에 따른 자체-발광 디바이스는 30 인치 이상(전형적으로 40 인치 이상)의 대각선 크기를 갖는 EL 디스플레이의 디스플레이 부분(즉, EL 디스플레이 디바이스가 프레임으로 설치된 디스플레이)으로 사용될 수 있다.Since the EL display device manufactured according to the present invention is self-luminous, it is possible to recognize the image displayed at a bright position better than that of the liquid crystal display device. Moreover, the EL display device has a wider audio visual angle. Thus, the EL display device can be applied to the display portion in various electronic devices. For example, in order to watch TV programs and the like on a large screen, the self-light emitting device according to the present invention is a display portion of an EL display having a diagonal size of 30 inches or more (typically 40 inches or more) (ie, EL display device). Can be used as a frame).
EL 디스플레이는 개인용 컴퓨터의 디스플레이, TV 방송 프로그램을 수신하는 디스플레이, 광고 디스플레이를 위한 디스플레이와 같이, 정보를 디스플레이하는데 사용되는 모든 종류의 디스플레이를 포함한다. 또한, 본 발명에 따른 EL 디스플레이 디바이스는 다른 다양한 전자 디바이스의 디스플레이 부분으로 사용될 수 있다.EL displays include all kinds of displays used for displaying information, such as displays of personal computers, displays for receiving TV broadcast programs, displays for advertisement displays. In addition, the EL display device according to the present invention can be used as a display portion of other various electronic devices.
이러한 전자 디바이스는 비디오 카메라, 디지털 카메라, 고글형 디스플레이(머리 설치형 디스플레이), 자동차 항해(car navigation) 시스템, 사운드 재생 디바이스(오디오 장비 등), 노트북형 개인용 컴퓨터, 게임기, 휴대용 정보 단자(이동용 컴퓨터, 휴대용 전화기, 휴대용 게임기, 전자 서적 등), 기록 매체를 포함하는 영상 재생 장치(특별히, 컴팩트 디스크(CD), 레이저 디스크(LD), 디지털 비디오 디스크(DVD)와 같은 기록 매체를 재생할 수 있고, 재생된 영상을 디스플레이하는 디스플레이를 포함하는 장치) 등을 포함한다. 특히, 휴대용 정보 단자의 경우에는 기울어진 방향으로 관찰되기 쉬운 휴대용 정보 단자가 때로 넓은 시청각을 갖도록 요구되므로, EL 디스플레이 디바이스의 사용이 바람직하다. 도 12a 내지 도 13b는 각각 이러한 전자 디바이스의 다양한 특정예를 도시한다.Such electronic devices include video cameras, digital cameras, goggle displays (head mounted displays), car navigation systems, sound playback devices (audio equipment, etc.), notebook personal computers, game consoles, portable information terminals (mobile computers, A picture reproducing apparatus (especially a compact disc (CD), a laser disc (LD), and a digital video disc (DVD)) can be reproduced, including a portable telephone, a portable game machine, an electronic book, and the like, and a recording medium. And a device including a display for displaying the displayed image. In particular, in the case of a portable information terminal, the use of an EL display device is preferable because a portable information terminal that is easily observed in an inclined direction is sometimes required to have a wide audiovisual angle. 12A-13B each illustrate various specific examples of such electronic devices.
도 12a는 프레임(2001), 지지 테이블(2002), 디스플레이 부분(2003) 등을 포함하는 EL 디스플레이를 설명한다. 본 발명은 디스플레이 부분(2003)에 적용가능하다. EL 디스플레이는 EL 디스플레이 종류이므로, 백라이트(back light)를 요구하지 않는다. 그래서, 디스플레이 부분이 액정 디스플레이 디바이스 보다 더 얇은 두께를 가질 수 있다.12A illustrates an EL display that includes a frame 2001, a support table 2002, a display portion 2003, and the like. The invention is applicable to the display portion 2003. Since the EL display is a kind of EL display, it does not require a back light. Thus, the display portion can have a thinner thickness than the liquid crystal display device.
도 12b는 메인 본체(2101), 디스플레이 부분(2102), 오디오 입력 부분(2103), 동작 스위치(2104), 배터리(2105), 영상 수신 부분(2106) 등을 포함하는 비디오 카메라를 설명한다. 본 발명에 따른 자체-발광 디바이스는 EL 디스플레이 부분(2102)으로 사용될 수 있다.12B illustrates a video camera including a main body 2101, a display portion 2102, an audio input portion 2103, an operation switch 2104, a battery 2105, an image receiving portion 2106, and the like. The self-light emitting device according to the present invention can be used as the EL display portion 2102.
도 12c는 메인 본체(2201), 신호 케이블(2202), 머리 설치 밴드(2203), 디스플레이 부분(2204), 광학 시스템(2205), 자체-발광 디바이스(2206) 등을 포함하는 머리 설치형의 EL 디스플레이 일부(우측 절반부)를 설명한다. 본 발명은 EL 디스플레이 디바이스(2206)에 적용가능하다.12C shows a head mounted EL display that includes a main body 2201, a signal cable 2202, a head mounting band 2203, a display portion 2204, an optical system 2205, a self-light emitting device 2206, and the like. A part (right half) is demonstrated. The present invention is applicable to the EL display device 2206.
도 12d는 메인 본체(2301), 기록 매체(DVD 등)(2302), 동작 스위치(2303), 디스플레이 부분(a)(2304), 또 다른 디스플레이 부분(b)(2305) 등을 포함하는 저장 매체를 갖춘 영상 재생 장치(특별히, DVD 재생 장치)를 설명한다. 디스플레이 부분(a)는 주로 영상 정보를 디스플레이하는데 사용되고, 디스플레이 부분(b)는 주로 문자 정보를 디스플레이하는데 사용된다. 본 발명에 따른 EL 디스플레이 디바이스는 디스플레이 부분(a) 및(b)로 사용될 수 있다. 기록 매체를 포함하는 영상 재생 장치는 또한 CD 재생 디바이스 및 게임기 등을 포함한다.12D illustrates a storage medium including a main body 2301, a recording medium (DVD, etc.) 2302, an operation switch 2303, a display portion (a) 2304, another display portion (b) 2305, and the like. A video reproducing apparatus (particularly, a DVD reproducing apparatus) equipped with the above will be described. The display portion (a) is mainly used for displaying image information, and the display portion (b) is mainly used for displaying character information. The EL display device according to the present invention can be used as the display portions (a) and (b). An image reproducing apparatus including a recording medium also includes a CD reproducing device, a game machine, and the like.
도 12e는 메인 본체(2401), 카메라 부분(2402), 영상 수신 부분(2403), 동작 스위치(2404), 디스플레이 부분(2405) 등을 포함하는 휴대용(이동용) 컴퓨터를 설명한다. 본 발명에 따른 EL 디스플레이 디바이스는 디스플레이 부분(2405)으로 사용될 수 있다.12E illustrates a portable (mobile) computer including a main body 2401, a camera portion 2402, an image receiving portion 2403, an operation switch 2404, a display portion 2405, and the like. The EL display device according to the present invention can be used as the display portion 2405.
도 12f는 메인 본체(2501), 프레임(2502), 디스플레이 부분(2503), 키보드(2504) 등을 포함하는 개인용 컴퓨터를 설명한다. 본 발명에 따른 EL 디스플레이 디바이스는 디스플레이 부분(2503)으로 사용될 수 있다.12F illustrates a personal computer including a main body 2501, a frame 2502, a display portion 2503, a keyboard 2504, and the like. The EL display device according to the present invention can be used as the display portion 2503.
EL 물질로부터 방사되는 더 밝은 휘도의 빛이 미래에 이용가능해지면, 본 발명에 따른 EL 디스플레이 디바이스는 출력 영상 정보를 포함하는 빛이 렌즈 등에 의해 확대되어 투사되는 전방형 또는 후방형 프로젝터에 적용된다.If brighter light emitted from the EL material becomes available in the future, the EL display device according to the present invention is applied to a front or rear projector in which light including output image information is enlarged and projected by a lens or the like.
상술된 전자 디바이스는 인터넷, CATV(cable television system)와 같은 전기통신 경로를 통해 분포된 정보를 디스플레이하는데 사용될 수 있고, 특히 이동 화상 정보를 디스플레이할 수 있다. EL 디스플레이 디바이스는 EL 물질이 높은 응답 속도를 나타낼 수 있으므로 이동 화상을 디스플레이하기에 적절하다. 그러나, 픽셀 사이의 윤곽선이 명확해지지 않으면, 이동 화상은 전체적으로 명확하게 디스플레이될 수 없다. 본 발명에 따른 EL 디스플레이 디바이스가 픽셀 사이의 윤곽선을 명확하게 만들 수 있으므로, 본 발명의 EL 디스플레이 디바이스를 전자 디바이스의 디스플레이 부분에 적용하는 것이 상당히 유리하다.The electronic device described above can be used to display information distributed over a telecommunication path such as the Internet, a cable television system (CATV), and in particular can display mobile picture information. The EL display device is suitable for displaying moving pictures since the EL material can exhibit high response speed. However, if the contour between the pixels is not clear, the moving picture cannot be clearly displayed as a whole. Since the EL display device according to the present invention can make the contour between pixels clear, it is quite advantageous to apply the EL display device of the present invention to the display portion of the electronic device.
빛을 방사하는 EL 디스플레이 디바이스 일부는 전력을 소모하므로, 발광 부분이 가능한한 작아지는 방식으로 정보를 디스플레이하는 것이 바람직하다. 따라서, EL 디스플레이 디바이스가 주로 문자 정보를 디스플레이하는 디스플레이 부분, 예를 들면 휴대용 정보 단자, 보다 특별히 휴대용 전화기, 또는 자동차 오디오 장비의 디스플레이 부분에 적용될 때, 비발광 부분이 배경에 대응하면서 문자 정보가 발광 부분으로 형성되도록 EL 디스플레이 디바이스를 구동하는 것이 바람직하다.Since some of the EL display devices emitting light consume power, it is preferable to display the information in such a manner that the light emitting portion is made as small as possible. Therefore, when the EL display device is mainly applied to a display portion for displaying character information, for example, to a display portion of a portable information terminal, more particularly a portable telephone, or car audio equipment, the character information is emitted while the non-light emitting portion corresponds to the background. It is preferable to drive the EL display device to be formed in portions.
이제는 도 13a를 참고로, 메인 본체(2601), 오디오 출력 부분(2602), 오디오입력 부분(2603), 디스플레이 부분(2604), 동작 스위치(2605), 및 안테나(2606)를 포함하는 휴대용 전화기가 설명된다. 본 발명에 따른 EL 디스플레이 디바이스는 디스플레이 부분(2604)으로 사용될 수 있다. 디스플레이 부분(2604)은 흑색 배경에 백색 문자를 디스플레이함으로서 휴대용 전화기의 전력 소모를 감소시킬 수 있다.Referring now to FIG. 13A, a portable telephone including a main body 2601, an audio output portion 2602, an audio input portion 2603, a display portion 2604, an operation switch 2605, and an antenna 2606 is provided. It is explained. The EL display device according to the present invention can be used as the display portion 2604. Display portion 2604 can reduce power consumption of the portable telephone by displaying white characters on a black background.
도 13b는 메인 본체(2701), 디스플레이 부분(2702), 및 동작 스위치(2703, 2704)를 포함하는 사운드 재생 디바이스, 구체적으로 자동차 오디오 장비를 설명한다. 본 발명에 따른 EL 디스플레이 디바이스는 디스플레이 부분(2702)으로 사용될 수 있다. 비록 본 발명에서는 설치형의 자동차 오디오 장비가 도시되지만, 본 발명은 또한 세트형의 오디오에도 적용될 수 있다. 디스플레이 부분(2702)은 흑색 배경에 백색 문자를 디스플레이함으로서 전력 소모를 감소시킬 수 있으므로, 휴대용의 오디오에 특히 유리하다.13B illustrates a sound reproducing device, specifically car audio equipment, including a main body 2701, a display portion 2702, and operation switches 2703 and 2704. The EL display device according to the present invention can be used as the display portion 2702. Although the car audio equipment of the mounting type is shown in the present invention, the present invention can also be applied to the set of audio. Display portion 2702 can reduce power consumption by displaying white characters on a black background, which is particularly advantageous for portable audio.
상기에 설명된 바와 같이, 본 발명은 모든 분야에서 광범위한 전자 디바이스에 다양하게 적용될 수 있다. 본 실시예의 전자 디바이스는 실시예 1 내지 10의 구조가 자유롭게 조합되는 구성을 갖는 EL 디스플레이 디바이스를 사용하여 구해질 수 있다.As described above, the present invention can be variously applied to a wide range of electronic devices in all fields. The electronic device of this embodiment can be obtained using an EL display device having a configuration in which the structures of Embodiments 1 to 10 are freely combined.
상술된 바와 같이, 본 발명에 따라, 마스크의 수 및 처리 과정의 수를 증가시키지 않고 높은 개구비(aperture ratio)를 실현하는 픽셀 구조를 갖는 활성 매트릭스 EL 디스플레이 디바이스가 실현될 수 있다.As described above, according to the present invention, an active matrix EL display device having a pixel structure that realizes a high aperture ratio without increasing the number of masks and the number of processing procedures can be realized.
본 발명의 바람직한 실시예에 대한 상기 설명은 설명을 목적으로 주어졌다.설명된 정확한 형태로 본 발명을 제한하거나 규명하도록 의도되지 않고, 상기 지시에서 수정 및 변화가 가능하거나 본 발명의 실시로부터 수용될 수 있다. 실시예는 종래 기술에 숙련된 자가 다양한 실시예에서 본 발명을 사용할 수 있도록 본 발명의 원리 및 그 실시 응용을 설명하기 위해 선택되어 설명되었고, 다양하게 수정하여 고려되는 특정한 사용에 적절해진다. 본 발명의 범위는 첨부된 청구항 및 그와 동일한 내용에 의해 정의되도록 의도된다.The foregoing description of the preferred embodiments of the invention has been given for the purpose of illustration. It is not intended to be exhaustive or to limit the invention to the precise form described, and modifications and variations are possible in the above instructions or may be accepted from the practice of the invention. Can be. The embodiments have been selected and described in order to explain the principles of the invention and its application, so that those skilled in the art can use the invention in various embodiments, and various modifications are suited to the particular use contemplated. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents.
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