JPH10154816A - Semiconductor device - Google Patents

Semiconductor device

Info

Publication number
JPH10154816A
JPH10154816A JP32606996A JP32606996A JPH10154816A JP H10154816 A JPH10154816 A JP H10154816A JP 32606996 A JP32606996 A JP 32606996A JP 32606996 A JP32606996 A JP 32606996A JP H10154816 A JPH10154816 A JP H10154816A
Authority
JP
Japan
Prior art keywords
active layer
gate electrode
gate
semiconductor device
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP32606996A
Other languages
Japanese (ja)
Inventor
Masahiko Hayakawa
Yosuke Tsukamoto
洋介 塚本
昌彦 早川
Original Assignee
Semiconductor Energy Lab Co Ltd
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Lab Co Ltd, 株式会社半導体エネルギー研究所 filed Critical Semiconductor Energy Lab Co Ltd
Priority to JP32606996A priority Critical patent/JPH10154816A/en
Publication of JPH10154816A publication Critical patent/JPH10154816A/en
Application status is Withdrawn legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • GPHYSICS
    • G02OPTICS
    • G02FDEVICES OR ARRANGEMENTS, THE OPTICAL OPERATION OF WHICH IS MODIFIED BY CHANGING THE OPTICAL PROPERTIES OF THE MEDIUM OF THE DEVICES OR ARRANGEMENTS FOR THE CONTROL OF THE INTENSITY, COLOUR, PHASE, POLARISATION OR DIRECTION OF LIGHT, e.g. SWITCHING, GATING, MODULATING OR DEMODULATING; TECHNIQUES OR PROCEDURES FOR THE OPERATION THEREOF; FREQUENCY-CHANGING; NON-LINEAR OPTICS; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating, or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/1368Active matrix addressed cells in which the switching element is a three-electrode device
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor

Abstract

PROBLEM TO BE SOLVED: To provide a highly reliable semiconductor device.
SOLUTION: In a thin film transistor of a multi-gate structure, the width of a channel formation region 108 closest to a drain region 102 is made the smallest. Thereby, it can be lightened that a transistor structure closest to the drain region is preferentially deteriorated. By intentionally making large the channel length of an active layer near its center, the amount of current flowing therethrough can be reduced to consequently prevent a deteriorating phenomenon caused by accumulated heat.
COPYRIGHT: (C)1998,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明が属する技術分野】本明細書で開示する発明は、 It disclosed THE INVENTION TECHNICAL FIELD] herein invention,
薄膜半導体を用いた半導体装置に関する。 A semiconductor device using a thin film semiconductor. 特に絶縁ゲイト型トランジスタのゲイト電極の構成に関するものである。 And more particularly to a structure of the gate electrode of the insulated gate transistor.

【0002】 [0002]

【従来の技術】薄膜半導体を用いた半導体装置として薄膜トランジスタ(TFT)が注目されている。 A thin film transistor (TFT) has been attracting attention as a semiconductor device using the Related Art A thin film semiconductor. 特に最近では、結晶性珪素膜(例えばポリシリコン膜)を利用して高速動作の可能なTFTが実用化されている。 In particular, recently, capable TFT of high-speed operation by using a crystalline silicon film (e.g., a polysilicon film) has been put to practical use.

【0003】一方で、結晶性珪素膜を活性層として利用した薄膜トランジスタは高いモビリティ(電界効果移動度)を有する反面、オフ電流(TFTがオフ状態にある時に流れる電流)が大きいという欠点を持っている。 [0003] On the other hand, while having a high mobility thin film transistor using the crystalline silicon film as an active layer (field effect mobility), with the disadvantage of off current (current flowing when the TFT is in the off state) is high there. また、移動度が高くなると耐圧が低くなり、劣化が顕著になるという問題がある。 Further, the breakdown voltage when the mobility is high is lowered, there is a problem of deterioration becomes remarkable.

【0004】この様な問題を解決する手段として、特公平5-44195 号公報記載の技術が知られている。 As a means for solving such problems, a technique KOKOKU 5-44195 JP are known. この技術は等価的に複数の薄膜トランジスタを直列に接続した構成(マルチゲイト構造とも呼ばれる)とすることで個々の薄膜トランジスタに加わる電圧を分散させるものである。 This technique is to disperse the voltage applied to each thin film transistor by a structure connecting a plurality of thin film transistors equivalently in series (also called multi-gate structure).

【0005】図4は上記公報記載の技術を用いて作製した薄膜トランジスタの活性層およびゲイト電極の構造図である。 [0005] FIG. 4 is a structural diagram of the active layer and the gate electrode of the thin film transistor manufactured using the techniques disclosed in the above publication. 図4において、401はソース領域、402はドレイン領域であり、活性層上方には図示しないゲイト絶縁膜を介してゲイト電極403〜406が配置される。 4, the source region 401, 402 is the drain region, it is arranged gate electrodes 403 to 406 via the gate insulating film (not shown) in the active layer above. この時、ゲイト電極403〜406は共通に接続された同一電極である。 At this time, the gate electrodes 403 to 406 are identical electrodes connected in common.

【0006】また、ゲイト電極403〜406の直下には、ゲイト電極403〜406の形状に対応してチャネル形成領域407〜410が形成され、実質的に複数の薄膜トランジスタを直列に接続した構成としている点に特徴がある。 Further, immediately below the gate electrode 403 to 406, channel forming regions 407 to 410 corresponding to the shape of the gate electrode 403 to 406 are formed, are substantially configured whereby a plurality of thin film transistors in series it is characterized by a point.

【0007】しかしながら、本発明者らが図4の様な構成のTFTを用いて実験的に確かめたところ、ドレイン領域402に最も近い薄膜トランジスタが最も激しく劣化することが判明した。 However, the present inventors have revealed that verified experimentally using TFT of such structure of FIG. 4, it was found that nearest thin film transistor to the drain region 402 is degraded most vigorously. そして、ソース/ドレイン間に高電圧を印加していくとドレイン領域に近い側のトランジスタから順次破壊または劣化が進行してしまうことが判明した。 Then, the sequential breakdown or degradation from the side of the transistor closer to the drain region As you apply a high voltage between the source / drain resulting in progression was found.

【0008】また、別の実験によるとチャネル幅の広い活性層で構成したTFTにおいては、活性層の中央付近(チャネル幅方向における中央付近)が最も激しく劣化することが判明した。 [0008] In the TFT configured in a wide active layer having a channel width According to another experiment, it was found that near the center of the active layer (near the center in the channel width direction) is degraded most vigorously.

【0009】 [0009]

【発明が解決しようとする課題】本発明では上記複数の半導体装置を等価的に直列に接続した構成において、ドレイン側に近い半導体装置に電界が集中するのを緩和して半導体装置の破壊または劣化を防止することを課題とする。 In the configuration in series the plurality of semiconductor devices equivalently in SUMMARY OF THE INVENTION It is an object of the present invention, destruction or deterioration of the semiconductor device to mitigate the electric field concentration in a semiconductor device closer to the drain side it is an object of the present invention to prevent.

【0010】また、活性層の中央付近を流れる電流を抑制し、活性層中央において引き起こされる劣化を防止することを課題とする。 Further, to suppress the current flowing in the vicinity of the center of the active layer, it is an object to prevent degradation caused in the active layer center.

【0011】 [0011]

【課題を解決するための手段】本明細書で開示する第1 According to a first aspect disclosed herein
の発明の構成は、活性層と、ゲイト絶縁膜と、前記ゲイト絶縁膜を介して前記活性層と重畳するゲイト電極と、 Configuration of the invention, an active layer, a gate insulating film, a gate electrode overlapping with the active layer through the gate insulating film,
を少なくとも有する半導体装置であって、前記ゲイト電極は共通に接続された実質的に複数のゲイト電極と見なせる構造を有し、前記複数のゲイト電極の内、ドレイン領域に最も近いゲイト電極の幅が最も狭いことを特徴とする。 And at least having a semiconductor device, the gate electrode has a connected substantially regarded as a plurality of gate electrode structures in common, among the plurality of gate electrodes, the width of the nearest gate electrode to the drain region wherein the narrowest.

【0012】上記構成において、ドレイン領域に最も近いゲイト電極の幅が最も狭いということはゲイト電極直下に形成されるチャネル形成領域の幅(チャネル長とも言い換えられる)が最も狭いことを意味している。 [0012] In the above structure, the fact that the width of the nearest gate electrode to the drain region is most narrow means that the width of the channel forming region formed directly under the gate electrode (also translates to channel length) is narrowest .

【0013】また、他の発明の構成は、活性層と、ゲイト絶縁膜と、前記ゲイト絶縁膜を介して前記活性層と重畳するゲイト電極と、を少なくとも有する半導体装置であって、前記ゲイト電極は共通に接続された実質的に複数のゲイト電極と見なせる構造を有し、前記複数のゲイト電極の幅はドレイン領域に近づくほどに順次狭くなっていることを特徴とする。 [0013] According to another aspect of the present invention, an active layer, a gate insulating film, and at least a semiconductor device and the gate electrode, the overlapping with the gate insulating film said active layer through said gate electrode has connected substantially regarded as a plurality of gate electrode structures on a common width of the plurality of gate electrodes is characterized in that which is sequentially narrowed closer to the drain region.

【0014】この場合も、ドレイン領域に近づくにつれてチャネル形成領域の幅が順次狭くなっていくことを意味している。 [0014] In this case, the width of the channel formation region is meant that it will become successively narrower as closer to the drain region.

【0015】これらの構成は、ドレイン領域に近いゲイト電極幅、即ちチャネル形成領域の幅を狭くすることでそのチャネル形成領域の抵抗成分を低減し、そのチャネル形成領域にかかる電圧を低減することを目的としている。 [0015] These configurations, gate electrode width close to the drain region, i.e. to reduce the resistance component of the channel formation region by narrowing the width of the channel forming region, to reduce the voltage applied to the channel forming region it is an object.

【0016】また、本明細書で開示する第2の発明の構成は、活性層と、ゲイト絶縁膜と、前記ゲイト絶縁膜を介して前記活性層と重畳するゲイト電極と、を少なくとも有する半導体装置であって、前記活性層のチャネル幅方向において前記ゲイト電極の幅が変化することを特徴とする。 [0016] The configuration of the second aspect of the invention disclosed herein, the active layer and the gate insulating film, at least a semiconductor device and the gate electrode, the overlapping with the active layer through the gate insulating film a is characterized in that the width of the gate electrode in the channel width direction of the active layer is changed.

【0017】また、他の発明の構成は、活性層と、ゲイト絶縁膜と、前記ゲイト絶縁膜を介して前記活性層と重畳するゲイト電極と、を少なくとも有する半導体装置であって、前記活性層のチャネル幅方向における端部から該活性層の内部に近づくほどに前記ゲイト電極の幅が広くなることを特徴とする。 [0017] According to another aspect of the present invention, an active layer, a gate insulating film, and at least a semiconductor device and the gate electrode, the overlapping with the gate insulating film said active layer through said active layer width enough to the gate electrode closer from the end in the channel width direction inside of the active layer, characterized in that widens.

【0018】上記2つの構成は、活性層の中央付近のゲイト電極幅を広くすることでチャネル形成領域を広くし、抵抗成分を増加させて流れる電流量を抑制させることを目的とした構成である。 [0018] The above two configurations, to widen the channel formation region by wide near the center of the gate electrode width of the active layer, in the configuration for the purpose of resistance component increases to suppress the amount of current flowing .

【0019】以上の様に、本発明の基本的な主旨は活性層内におけるチャネル形成領域の幅を意図的に変化させることで、チャネル形成領域の抵抗成分を所望の特性が得られる様に設定することにある。 [0019] As described above, the basic idea is that to intentionally vary the width of the channel forming region in the active layer, set so that the resistance component of the channel formation region to obtain desired characteristics of the present invention It is to. 即ち、チャネル形成領域にかかる電圧の配分やチャネル形成領域の特定箇所を流れる電流量を制御するための技術である。 That is, a technique for controlling the amount of current flowing through a particular portion of the allocation and the channel forming region of the voltage applied to the channel forming region.

【0020】 [0020]

【発明の実施の形態】第1の発明は、マルチゲイト構造の薄膜トランジスタにおいてドレイン領域に近いチャネル形成領域に電界が集中するのを防ぐための技術である。 DETAILED DESCRIPTION OF THE INVENTION A first invention, the electric field in the channel forming region near the drain region in the thin film transistor of the multi-gate structure is a technique for preventing the concentrate. そのために、図1に示す様な構成とする。 Therefore, a configuration such as shown in FIG.

【0021】活性層にはゲイト電極の形状に合わせてチャネル形成領域106〜108が形成されている。 [0021] The active layer channel forming region 106 to 108 in accordance with the shape of the gate electrode is formed. ゲイト電極103、104、105の順にだんだんゲイト幅が狭くなっているのでチャネル形成領域106、10 Because gradually gate width in the order of the gate electrodes 103, 104 and 105 is narrower channel forming region 106,10
7、108の順にチャネル長が短くなる(チャネル形成領域108は最も短い)。 Channel length becomes shorter in the order of 7,108 (channel forming region 108 is the shortest).

【0022】この様な構成とすると、オームの法則に従い、チャネル形成領域108にかかる電圧が最も小さくなり、チャネル形成領域108のドレイン側端部に集中して形成される電界も小さいものとなる。 [0022] When such a configuration, in accordance with Ohm's law, a voltage is minimized according to the channel forming region 108, an electric field is formed concentrating on the drain side end portion of the channel forming region 108 also becomes smaller. そのため、従来の様に、ドレイン領域に近づくほどに電界が集中する現象を緩和することが可能となる。 Therefore, as in the prior art, the electric field in closer to the drain region it is possible to alleviate the phenomenon of concentration.

【0023】第2の発明は、活性層の中央付近において優先的に劣化または破壊が進行するのを防ぐための技術である。 [0023] The second invention is a technique for preventing preferentially degraded or destroyed in the vicinity of the center of the active layer to proceed. そのために、図5に示す様な構成とする。 Therefore, the such a structure shown in FIG.

【0024】図5において、ゲイト電極503は活性層の中央付近が最も広くなる様な形状にパターニングされている。 [0024] In FIG. 5, the gate electrode 503 is patterned on the most widely made such shape near the center of the active layer. そのため、チャネル形成領域504は、活性層の中央付近で最もチャネル長が長くなる。 Therefore, the channel formation region 504, most channel length becomes long in the vicinity of the center of the active layer.

【0025】この様な構成とすると、活性層の中央付近において流れる電流量を抑制することができ、熱の発生量を低減することができる。 [0025] When such a configuration, it is possible to suppress the amount of current flowing in the vicinity of the center of the active layer, it is possible to reduce the generation of heat. 従って、熱の蓄積によると思われる劣化現象を防止することが可能となる。 Therefore, it is possible to prevent a deterioration phenomenon that seems to be due to accumulation of heat.

【0026】 [0026]

【実施例】 【Example】

〔実施例1〕本実施例では半導体装置として薄膜トランジスタを例にとり、第1の発明を利用した薄膜トランジスタの活性層およびゲイト電極の構成について説明する。 Example 1 In this embodiment taking as an example a thin film transistor as a semiconductor device, the configuration of the first thin film transistor utilizing the invention of the active layer and the gate electrode. なお、ゲイト電極は活性層と重畳する領域において3本に分割されるトリプルゲイト型のマルチゲイト電極構造を例とするが、これに限定されるものではない。 Incidentally, the gate electrode is a multi-gate electrode structure of triple-gate which is divided into three in a region overlapping with the active layer and the example, without being limited thereto.

【0027】図1において、101はソース領域、10 [0027] In FIG. 1, 101 source region, 10
2はドレイン領域であって一導電性を付与する不純物元素(リンやボロン等)を添加して形成される。 2 is formed by adding an impurity element imparting one conductivity a drain region (phosphorus or boron or the like). また、1 In addition, 1
03は幅aのゲイト電極、104は幅bのゲイト電極、 03 denotes a gate electrode having a width a, 104 denotes a gate electrode of a width b,
105は幅cのゲイト電極である。 105 is a gate electrode of a width c. 図1に示す様にゲイト電極103〜105は共通に接続されている。 Gate electrodes 103 to 105 as shown in FIG. 1 are connected in common.

【0028】また、106〜108で示される領域はそれぞれゲイト電極103〜105に対応して形成されるチャネル形成領域であり、意図的に不純物元素が添加されていない実質的に真性な領域(アンドープな領域)である。 Further, the area indicated by 106 to 108 is a channel formation region formed in correspondence to the gate electrode 103 to 105, substantially intrinsic region (undoped intentionally impurity element is not added it is a region).

【0029】第1の発明の構成は、ドレイン領域102 The configuration of the first invention, the drain region 102
に近づくにつれてゲイト電極の幅(チャネル形成領域の幅)が狭くなっていることに特徴があり、図1においてはa、b、cの順に狭くなる。 It is characterized in that the width of the gate electrode (the width of the channel formation region) is narrowed toward the narrower a, b, in the order of c in FIG.

【0030】なお、第1の発明の適用範囲は図1に示す活性層およびゲイト電極の形状に限定されるものではなく、実施者が自由に決定することができる。 [0030] Incidentally, the scope of the first invention is not limited to the shape of the active layer and the gate electrode shown in FIG. 1, it can be practitioner determined freely. また、チャネル形成領域の幅(チャネル長)等の具体的な数値は実施者が実験的に求めれる必要がある。 Further, specific numerical values, such as width of the channel formation region (channel length) should practitioner is determined experimentally.

【0031】また、本実施例ではドレイン領域に近づくにつれてゲイト電極の幅が順次狭くなる構成を説明したが、最もドレイン領域に近いゲイト電極のみを他の全てのゲイト電極よりも細くして、他の全てのゲイト電極の幅を同一のものとしても第1の発明の効果を得ることができる。 Further, in this embodiment the width of the gate electrode closer to the drain region is described successively narrower configuration, only the gate electrode closest to the drain region and thinner than all other gate electrode, the other the width of all of the gate electrode can also achieve the effects of the first invention as the same thing.

【0032】ここで本発明者が第1の発明に至るまでの過程について説明する。 [0032] Here, the present inventors will be described the process leading up to the first invention. チャネル形成領域は実質的に真性であるため高抵抗な領域として振る舞う。 The channel forming region behaves as a high resistance region for a substantially intrinsic. 従って、薄膜トランジスタがオン状態にある時も、チャネル長が長くなるほど高い抵抗成分になると考えられる。 Therefore, when the thin film transistor is in the on state is also considered to be a higher resistive component channel length increases. 即ち、図1に示す構成では108で示されるチャネル形成領域の抵抗が最も低いと考えられる。 That is, the resistance of the channel formation region indicated by 108 is considered the lowest in the configuration shown in FIG.

【0033】そして、ソース/ドレイン間を流れる電流量を一定として仮定する時、オームの法則により抵抗の高い領域ほど大きい電圧が印加される。 [0033] Then, when it is assumed the amount of current flowing between the source / drain as a constant, high voltage higher resistance region is applied by Ohm's law. 即ち、108で示されるチャネル形成領域に印加される電圧が最も低くなる。 That is, the voltage becomes lowest applied to the channel forming area indicated by 108.

【0034】また、通常チャネル形成領域の両端に印加される電圧は、そのチャネル形成領域のドレイン側に近い端部(チャネル/ドレイン接合部)に集中して印加されて高電界を形成すると考えられている。 Further, the voltage applied across the normal channel formation region is considered to be applied to concentrate on the end portion closer to the drain side of the channel formation region (channel / drain junction) to form a high electric field ing. 従って、チャネル形成領域に印加される電圧が低いほどドレイン側端部に集中する電界は小さくなると言える。 Therefore, the electric field voltage to be applied to the channel formation region is concentrated to lower the drain-side end portion can be said to be small.

【0035】以上の考察をまとめると、図1に示す構成では106、107、108で示されるチャネル形成領域の順に、ドレイン側端部に形成される電界が小さくなっていくことが理解される。 [0035] Summarizing the above discussion, the order of the channel forming area indicated by 106, 107 and 108 in the configuration shown in FIG. 1, it is understood that the electric field formed on the drain side end portion becomes smaller.

【0036】従って、従来はドレイン領域に近いチャネル/ドレイン接合部ほど高電界が形成されやすく、劣化または破壊しやすい傾向にあったが、第1の発明を実施することでドレイン領域に近づくにつれてチャネル/ドレイン接合部にかかる電界を小さくできるので劣化を緩和することが可能である。 [0036] Accordingly, likely conventionally as channel / drain junction near the drain region is high electric field is formed, there was the deterioration or breakage prone channel closer to the drain region by carrying out the first invention / since an electric field applied to the drain junction can be reduced and it is possible to alleviate degradation.

【0037】〔実施例2〕本実施例では実施例1の構成において活性層の形状が異なる場合の例について図2を用いて説明する。 [0037] will be described with reference to FIG. 2 for an example of Example 2 when the shape of the active layer in the structure of Example 1 in the present embodiment is different. なお、図2において、図1に対応する箇所の符号は同一のものを使用することとする。 In FIG. 2, the sign of the portion corresponding to Figure 1 and the use of same.

【0038】図2に示す構成において、図1と異なる点はまず活性層がジグザグまたは蛇行形状となっている点である。 [0038] In the configuration shown in FIG. 2, FIG. 1 differs in that the first active layer has a zigzag or serpentine shape. この様な形状は活性層の占有面積を低減する上で有効である。 Such shape is effective in reducing the occupied area of ​​the active layer. そして、図1と異なる点の第2はゲイト電極の形状である。 The second differs from FIG. 1 is in the shape of the gate electrode.

【0039】ゲイト電極の設計パターンを調節することで所望の幅のチャネル形成領域を形成することができる。 [0039] it is possible to form the channel formation region of the desired width by adjusting the design pattern of the gate electrode. 本実施例ではチャネル長aのチャネル形成領域10 The channel forming region 10 in the channel length a in this embodiment
6を形成するために201で示される様なゲイト電極部を形成する。 To form a 6 to form a gate electrode portion, such as indicated by 201. また、チャネル長bのチャネル形成領域1 Further, the channel length b channel forming region 1
07、チャネル長cのチャネル形成領域108を形成するために、それぞれ202、203で示されるゲイト電極部を形成する。 07, in order to form a channel formation region 108 in the channel length c, respectively to form a gate electrode portion indicated by 202 and 203.

【0040】勿論、第1の発明を適用しうる活性層の形状およびゲイト電極の形状は本実施例で示した形状に限定されるものではなく、実施者が必要に応じて手適宜決定すれば良いことは言うまでもない。 [0040] Of course, the shape of the shape and the gate electrode of the active layer that can be applied to the first invention is not limited to the shape shown in this embodiment, if the hand appropriately determined as required by the practitioner good it is needless to say.

【0041】以上の様なゲイト電極を用いることで、ドレイン領域102に近づくほどにチャネル形成領域の幅が狭くなっていく(図中においてa>b>c)様な活性層を構成することができる。 [0041] By using the above such gate electrodes, the width enough to the channel forming region closer to the drain region 102 is gradually narrowed be constructed such active layer (a> b> c in the figure) it can.

【0042】〔実施例3〕実施例1および実施例2に示した構成はソース領域とドレイン領域の位置が固定されている場合に有効である。 [0042] Example 3 the configuration shown in Examples 1 and 2 is effective when the position of the source region and the drain region are fixed. 例えば、アクティブマトリクス型電気光学装置の駆動回路などを構成する場合にはソース/ドレイン領域が固定される。 For example, the source / drain region is fixed when configuring a driving circuit of an active matrix type electro-optical device.

【0043】ところが、同じくアクティブマトリクス型電気光学装置の画素マトリクス回路に配置される画素T [0043] However, the pixel T to be also arranged in a pixel matrix circuit of the active matrix type electro-optical device
FTは電荷の充電および放電を繰り返すため、ソース領域とドレイン領域が充・放電のたびに入れ替わることになる。 FT is to repeat the charging and discharging of the charge so that the source region and the drain region are switched each time the charging and discharging. この場合、実施例1および実施例2に示した構成では第1の発明を実施することができなくなる。 In this case, it becomes impossible to implement the first invention is a structure shown in Example 1 and Example 2.

【0044】そこで、その様な場合には図3に示す様に、ソース領域(またはドレイン領域)301、ドレイン領域(またはソース領域)302に近い側のゲイト電極303、305の幅をゲイト電極304よりも狭くする様な構成が必要となる。 [0044] Therefore, as shown in Figure 3 when such a source region (or drain region) 301, a drain region (or source region) 302 gate electrode 304 the width of the near side of the gate electrode 303 and 305 in such as narrower configuration than is necessary.

【0045】本実施例ではチャネル形成領域307のチャネル長をbとした時、チャネル形成領域306、30 [0045] when the channel length of the channel formation region 307 and b in the present embodiment, the channel formation region 306,30
8のチャネル長をチャネル長bよりも短いチャネル長a 8 short channel length a than the channel length channel length b of
とする。 To. この様にゲイト電極をソース側とドレイン側とで左右対称な構造としておくと、TFT動作の対称性を保持する上で望ましい。 When this manner the gate electrode keep the symmetrical structure and the source and drain sides, desirable for retaining the symmetry of the TFT operation.

【0046】〔実施例4〕本実施例では第2の発明を利用した薄膜トランジスタの活性層およびゲイト電極の構成について説明する。 [0046] In Example 4 the present embodiment will be explained the structure of the active layer and the gate electrode of the thin film transistor using the second invention. 説明には図5を用いる。 The description is made with reference to FIG 5.

【0047】図5において、501はソース領域、50 [0047] In FIG. 5, the source region 501, 50
2はドレイン領域、503はゲイト電極である。 2 drain region, 503 is a gate electrode. ゲイト電極503は局部的に電極幅が広くなった構造となっている。 Gate electrode 503 has a locally electrode width is wider structure. そのため、ゲイト電極503の形状に合わせて形成されるチャネル形成領域504は活性層のチャネル幅方向における端部から活性層の内部に近づく(図中の矢印が示す方向に向かう)ほどに広くなる。 Therefore, the channel formation region 504 are formed in accordance with the shape of the gate electrode 503 is wider in closer to the inside of the active layer from the end portion in the channel width direction of the active layer (toward the direction indicated by the arrow in the figure).

【0048】ここで本発明者が第2の発明に至るまでの過程について説明する。 [0048] Here, the present inventors will be described the process leading up to the second invention. チャネル幅の広い活性層を用いた薄膜トランジスタでは活性層の中央付近から劣化しやすいという現象について、本発明者らは活性層の中央付近が放熱しにくいことに起因する熱の蓄積の影響が大きいと考えた。 For phenomenon in thin film transistor using a wide active layer having a channel width tends to deteriorate from the vicinity of the center of the active layer, the inventors have a large influence of the accumulation of heat due to the vicinity of the center of the active layer is less likely to heat radiation Thought.

【0049】そのため、活性層の中央付近を流れる電流量を低減し、熱の発生を抑制することが必要となる。 [0049] Therefore, to reduce the amount of current flowing through the vicinity of the center of the active layer, it is necessary to suppress the generation of heat. そこで、活性層の中央付近のチャネル長を長くし、抵抗成分の大きい領域を形成して電流量を抑制することが重要であると考えた。 Therefore, a longer channel length near the center of the active layer, considered that it is important to suppress the amount of current to form a large area of ​​the resistance component.

【0050】本実施例は、上述の様な本発明者の考えに基づいて発明された技術を示すものであり、ゲイト電極503の形状を活性層上方で局部的に変化させる(広くする)ことにより、活性層の中央付近に大電流が流れるのを防止する例である。 [0050] This embodiment, which shows the invented technique based on the idea of ​​such inventors described above, locally changing the shape of the gate electrode 503 in the active layer above the (wider) the by an example to prevent a large current from flowing to the vicinity of the center of the active layer.

【0051】なお、前述の様に本実施例で示した第2の発明の主旨は活性層の中央付近のチャネル長を長くし、 [0051] Incidentally, the gist of the second invention shown in this embodiment as described above and the channel length near the center of the active layer,
大電流による熱の発生を抑制することにある。 It is to suppress the generation of heat by a large current. 従って、 Therefore,
その主旨を踏まえてあればゲイト電極の構造や形状は実施者の必要に応じて自由に設計することができる。 Structure or shape of the gate electrode if in light of the spirit can be freely designed depending on the needs of the practitioner.

【0052】〔実施例5〕本実施例では、実施例4で示した第2の発明に対して活性層の形状による放熱効果を組み合わせた例を示す。 [0052] In Example 5 This embodiment shows an example of a combination of heat dissipation effect due to the shape of the active layer to the second invention shown in Example 4. 説明には図6を用いる。 The description is made with reference to FIG 6.

【0053】図6に示す活性層の特徴としては局部的にスリットが設けられている点が挙げられる。 [0053] The characteristics of the active layer shown in FIG. 6 include that locally has slits. 即ち、活性層の一部分がくり抜かれて、実質的にチャネル幅の狭い3本の活性層が並列に接続された構成となっている。 That, is hollowed out the portion of the active layer and are substantially constituted of narrow channel widths three active layers are connected in parallel. なお、スリットの本数は適宜変えることが可能である。 Incidentally, the number of slits can be varied as appropriate.

【0054】図6において、601はソース領域、60 [0054] In FIG. 6, 601 source region, 60
2はドレイン領域、603がゲイト電極、604〜60 2 drain region, 603 is a gate electrode, 604-60
6はゲイト電極603の直下に形成されるチャネル形成領域である。 6 is a channel formation region formed directly under the gate electrode 603. チャネル形成領域604、606は同じ幅のチャネル長を有し、チャネル形成領域605は他の領域よりもチャネル長が長くなっている。 The channel forming region 604, 606 has a channel length of the same width, the channel forming region 605 is the channel length is longer than the other regions.

【0055】そして、本実施例の特徴は活性層にはスリットが設けられているため、発生した熱を容易に放熱することができることにある。 [0055] The feature of this embodiment since the slit is provided in the active layer lies in the fact that it is possible to easily radiate the generated heat. 従って、第2の発明によって流れる電流量を低減することで高熱の発生を抑制し、 Thus, the occurrence of high fever suppressed by reducing the amount of current flowing through the second invention,
かつ、スリットを設けたことによって放熱効果をさらに効率良く行うことができる。 And it can be carried out more efficiently the heat dissipation effect by providing the slit.

【0056】〔実施例6〕実施例1〜3で説明した第1 [0056] first described in EXAMPLE 6 Examples 1-3
の発明と、実施例4、5で説明した第2の発明とを組み合わせることで、さらに信頼性の高いマルチゲイト構造の薄膜トランジスタを作製することができる。 As the invention, by combining the second invention described in Examples 4 and 5, it can be manufactured more TFT reliable multi gate structure.

【0057】即ち、第1の発明によってドレイン領域に近い薄膜トランジスタの劣化を防止し、第2の発明によって発熱による活性層の中央付近からの劣化を防止することが可能となる。 [0057] That is, to prevent the deterioration of the thin film transistor is close to the drain region by the first invention, it is possible to prevent deterioration from near the center of the active layer due to heat generation by the second invention.

【0058】本実施例は、例えば大電流を扱いつつ高速動作させる駆動回路用の薄膜トランジスタ等に特に有効な技術である。 [0058] This embodiment is particularly effective technique for thin film transistor or the like for the driver circuit operate at high speed for example, while handling a large current. 〔実施例7〕実施例1〜6で説明した薄膜トランジスタはアクティブマトリクス型電気光学装置(液晶表示装置、EL表示装置、EC表示装置等)を構成することができる。 Thin film transistor described in EXAMPLE 7 Examples 1 to 6 can be configured active matrix type electro-optical device (liquid crystal display devices, EL display devices, EC display device). 例えば、画素マトリクス回路と駆動回路とを同一基板上に一体形成した液晶表示装置においては、高電圧が印加される画素マトリクス回路には第1の発明が有効であり、大電流を取り扱う駆動回路には第2の発明が有効である。 For example, in a liquid crystal display device which is integrally formed on the same substrate and a driving circuit and the pixel matrix circuit, the pixel matrix circuit to which a high voltage is applied is effective first invention, the drive circuit for handling a large current it is effective second invention.

【0059】また、本発明を利用した薄膜トランジスタは上記電気光学装置を表示媒体とした電子機器等に応用することも可能である。 [0059] In addition, the thin film transistor utilizing the present invention can also be applied to an electronic device or the like with the display medium of the above electro-optical device. 以下にその電子機器について図例を挙げて説明する。 By way of illustrated example will be described the electronic equipment below.

【0060】本発明を利用した半導体装置としてはTV [0060] as a semiconductor device utilizing the present invention is TV
カメラ、ヘッドマウントディスプレイ、カーナビゲーション、プロジェクション、ビデオカメラ、パーソナルコンピュータ等が挙げられる。 Camera, a head mount display, a car navigation, a projection, a video camera, a personal computer and the like. 簡単な説明を図7を用いて行う。 It performed using a 7 a brief description.

【0061】図7(A)はモバイルコンピュータであり、本体2001、カメラ部2002、受像部200 [0061] FIG. 7 (A) is a mobile computer, which includes a main body 2001, a camera section 2002, an image receiving portion 200
3、操作スイッチ2004、表示装置2005で構成される。 3, operation switch 2004, and a display unit 2005. 本発明は表示装置2005や装置内部に組み込まれる集積化回路2006に対して適用される。 The present invention is applied to an integrated circuit 2006 which is incorporated within the display device 2005 or device.

【0062】図7(B)はヘッドマウントディスプレイであり、本体2101、表示装置2102、バンド部2 [0062] FIG. 7 (B) shows a head mount display, a main body 2101, a display device 2102, a band part 2
103で構成される。 Consisting of 103. 表示装置2102は比較的小型のサイズのものが2枚使用される。 Display device 2102 is relatively small in size in size are used two.

【0063】図7(C)はカーナビゲーションであり、 [0063] FIG. 7 (C) is a car navigation,
本体2101、表示装置2102、操作スイッチ210 Body 2101, display device 2102, an operation switch 210
3、アンテナ2104で構成される。 3, and an antenna 2104. 本発明は表示装置2102や装置内部の集積化回路2105に適用できる。 The present invention is applicable to the display device 2102 and device inside the integrated circuit 2105.

【0064】図7(D)は携帯電話であり、本体230 [0064] FIG. 7 (D) is a mobile phone, which includes a main body 230
1、音声出力部2302、音声入力部2303、表示装置2304、操作スイッチ2305、アンテナ2306 1, an audio output portion 2302, an audio input portion 2303, a display device 2304, operation switches 2305, an antenna 2306
で構成される。 In constructed. 本発明は表示装置2304や装置内部の集積化回路2105に適用できる。 The present invention is applicable to the display device 2304 and device inside the integrated circuit 2105.

【0065】図7(E)はビデオカメラであり、本体2 [0065] FIG. 7 (E) is a video camera, which includes a main body 2
401、表示装置2402、音声入力部2403、操作スイッチ2404、バッテリー2405、受像部240 401, a display device 2402, an audio input portion 2403, operation switches 2404, a battery 2405, an image receiving portion 240
6で構成される。 Consisting of 6. 本発明は表示装置2402や装置内部の集積化回路2407に適用できる。 The present invention is applicable to the display device 2402 and device inside the integrated circuit 2407.

【0066】図7(F)はフロントプロジェクションであり、本体2501、光源2502、反射型表示装置2 [0066] FIG. 7 (F) shows a front projection, a main body 2501, a light source 2502, a reflective display device 2
503、光学系2504、スクリーン2505で構成される。 503, an optical system 2504 and a screen 2505. スクリーン2505はプレゼンテーションに利用される大画面スクリーンであるので、表示装置2503 Since the screen 2505 is a large-screen screen to be used for presentation, a display device 2503
は高い解像度が要求される。 High resolution is required.

【0067】なお、本明細書における半導体装置とは「半導体を用いて駆動させる装置」を指す言葉であり、 [0067] Note that a semiconductor device in this specification a reference to "a device for driving by using a semiconductor",
上述の電気光学装置や電子機器等も半導体装置の範疇に含まれるものと考える。 Considered to electro-optical devices and electronic devices such as described above is also included in the scope of the semiconductor device.

【0068】以上に示した様に、本発明を実施することで様々な半導体装置の信頼性を向上させることが可能となる。 [0068] As shown above, it is possible to improve the reliability of various semiconductor device by implementing the present invention. 従って、本発明は工業または産業上、非常に有益な技術であると言える。 Accordingly, the present invention is industrial or industrial, it said to be a very useful technique.

【0069】 [0069]

【発明の効果】本発明を実施することでマルチゲイト構造で構成される薄膜トランジスタにおいて局部的に電界が集中する現象を緩和することができる。 Locally electric field can be relaxed the phenomenon of concentration in the thin film transistor comprised of a multi-gate structure by performing a the present invention. 即ち、ドレイン領域に近づくにつれて発生する確率の高かった劣化を防止することが可能となる。 That is, it is possible to prevent deterioration was high probability of occurring closer to the drain region.

【0070】また、活性層の中央付近を流れる電流量を抑制することで熱による破壊または劣化を低減することが可能となる。 [0070] Further, it is possible to reduce the destruction or deterioration due to heat by suppressing the amount of current flowing through the central area of ​​the active layer.

【0071】以上の様に、本発明を利用することで薄膜トランジスタに代表される半導体装置(半導体素子)の破壊または劣化を防止し、その様な半導体素子を利用して高い信頼性を有する半導体装置を構成することが可能である。 [0071] As described above, a semiconductor device having a breakdown or preventing deterioration, high reliability by utilizing such a semiconductor element of a semiconductor device typified by a thin film transistor by utilizing the present invention (semiconductor element) it is possible to configure.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 活性層およびゲイト電極の構成を説明するための図。 [1] the active layer and diagram for explaining the structure of the gate electrode.

【図2】 活性層およびゲイト電極の構成を説明するための図。 [2] the active layer and diagram for explaining the structure of the gate electrode.

【図3】 活性層およびゲイト電極の構成を説明するための図。 [3] the active layer and diagram for explaining the structure of the gate electrode.

【図4】 活性層およびゲイト電極の構成を説明するための図。 [4] the active layer and diagram for explaining the structure of the gate electrode.

【図5】 活性層およびゲイト電極の構成を説明するための図。 [5] the active layer and diagram for explaining the structure of the gate electrode.

【図6】 活性層およびゲイト電極の構成を説明するための図。 [6] the active layer and diagram for explaining the structure of the gate electrode.

【図7】 電子機器の例を説明するための図。 7 is a diagram for explaining an example of an electronic device.

【符号の説明】 DESCRIPTION OF SYMBOLS

101 ソース領域 102 ドレイン領域 103 ゲイト電極 104 ゲイト電極 105 ゲイト電極 106 チャネル形成領域 107 チャネル形成領域 108 チャネル形成領域 101 source region 102 drain region 103 gate electrode 104 gate electrode 105 gate electrode 106 channel-forming region 107 channel-forming region 108 channel forming region

Claims (7)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】活性層と、 ゲイト絶縁膜と、 前記ゲイト絶縁膜を介して前記活性層と重畳するゲイト電極と、 を少なくとも有する半導体装置であって、 前記ゲイト電極は共通に接続された実質的に複数のゲイト電極と見なせる構造を有し、 前記複数のゲイト電極の内、ドレイン領域に最も近いゲイト電極の幅が最も狭いことを特徴とする半導体装置。 And 1. A active layer, a gate insulating film, and at least a semiconductor device and the gate electrode, the overlapping with the active layer through the gate insulating film, the gate electrode is connected to a common substantially to have a structure that can be regarded as a plurality of gate electrodes, among the plurality of gate electrodes, wherein a width of the nearest gate electrode to the drain region is narrowest.
  2. 【請求項2】活性層と、 ゲイト絶縁膜と、 前記ゲイト絶縁膜を介して前記活性層と重畳するゲイト電極と、 を少なくとも有する半導体装置であって、 前記ゲイト電極は共通に接続された実質的に複数のゲイト電極と見なせる構造を有し、 前記複数のゲイト電極の幅はドレイン領域に近づくほどに順次狭くなっていることを特徴とする半導体装置。 2. A active layer, a gate insulating film, and at least a semiconductor device and the gate electrode, the overlapping with the active layer through the gate insulating film, the gate electrode is connected to a common substantially the semiconductor device has a structure that can be regarded as a plurality of gate electrodes, the width of the plurality of gate electrodes is characterized in that which is sequentially narrowed closer to the drain region basis.
  3. 【請求項3】活性層と、 ゲイト絶縁膜と、 前記ゲイト絶縁膜を介して前記活性層と重畳するゲイト電極と、 を少なくとも有する半導体装置であって、 前記ゲイト電極は共通に接続された実質的に複数のゲイト電極と見なせる構造を有し、 前記活性層に形成されるチャネル形成領域の幅はドレイン領域に最も近いものほど狭いことを特徴とする半導体装置。 3. A active layer, a gate insulating film, and at least a semiconductor device and the gate electrode, the overlapping with the active layer through the gate insulating film, the gate electrode is connected to a common substantially to have a structure that can be regarded as a plurality of gate electrodes, the width of the channel forming region formed in the active layer wherein a narrow enough closest to the drain region.
  4. 【請求項4】活性層と、 ゲイト絶縁膜と、 前記ゲイト絶縁膜を介して前記活性層と重畳するゲイト電極と、 を少なくとも有する半導体装置であって、 前記ゲイト電極は共通に接続された実質的に複数のゲイト電極と見なせる構造を有し、 前記活性層に形成されるチャネル形成領域の幅はドレイン領域に近づくほどに順次狭くなっていることを特徴とする半導体装置。 4. A active layer, a gate insulating film, and at least a semiconductor device and the gate electrode, the overlapping with the active layer through the gate insulating film, the gate electrode is connected to a common substantially to have a structure that can be regarded as a plurality of gate electrodes, the width of the channel forming region formed in the active layer is a semiconductor device which is characterized that it is sequentially narrowed closer to the drain region.
  5. 【請求項5】活性層と、 ゲイト絶縁膜と、 前記ゲイト絶縁膜を介して前記活性層と重畳するゲイト電極と、 を少なくとも有する半導体装置であって、 前記活性層のチャネル幅方向において前記ゲイト電極の幅が変化することを特徴とする半導体装置。 5. A active layer, a gate insulating film, and at least a semiconductor device and the gate electrode, the overlapping with the active layer through the gate insulating film, the gate in a channel width direction of the active layer wherein a width of the electrode changes.
  6. 【請求項6】活性層と、 ゲイト絶縁膜と、 前記ゲイト絶縁膜を介して前記活性層と重畳するゲイト電極と、 を少なくとも有する半導体装置であって、 前記活性層のチャネル幅方向における端部から該活性層の内部に近づくほどに前記ゲイト電極の幅が広くなることを特徴とする半導体装置。 6. A active layer, a gate insulating film, and at least having a semiconductor device and a gate electrode overlapping with the active layer through the gate insulating film, the ends in the channel width direction of the active layer wherein a width of the gate electrode closer to the inside of the active layer is widened from.
  7. 【請求項7】請求項1乃至請求項6において、前記活性層は結晶性珪素膜で構成されていることを特徴とする半導体装置。 7. The method of claim 1 to claim 6, wherein the active layer is a semiconductor device which is characterized by being composed of a crystalline silicon film.
JP32606996A 1996-11-21 1996-11-21 Semiconductor device Withdrawn JPH10154816A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP32606996A JPH10154816A (en) 1996-11-21 1996-11-21 Semiconductor device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP32606996A JPH10154816A (en) 1996-11-21 1996-11-21 Semiconductor device
US08/970,542 US6184559B1 (en) 1996-11-21 1997-11-14 Active matrix display device having multiple gate electrode portions
US09/736,139 US6426517B2 (en) 1996-11-21 2000-12-13 Active matrix display device having multiple gate electrode portions

Publications (1)

Publication Number Publication Date
JPH10154816A true JPH10154816A (en) 1998-06-09

Family

ID=18183767

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32606996A Withdrawn JPH10154816A (en) 1996-11-21 1996-11-21 Semiconductor device

Country Status (2)

Country Link
US (2) US6184559B1 (en)
JP (1) JPH10154816A (en)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003519917A (en) * 2000-01-07 2003-06-24 セイコーエプソン株式会社 Semiconductor transistor
US6933526B2 (en) 2001-12-19 2005-08-23 Samsung Sdi Co., Ltd. CMOS thin film transistor
US7001802B2 (en) 2001-12-19 2006-02-21 Samsung Sdi Co., Ltd. Thin film transistor with multiple gates using metal induced lateral crystalization and method of fabricating the same
JP2008135604A (en) * 2006-11-29 2008-06-12 Seiko Epson Corp Semiconductor device, manufacturing method of semiconductor device, and electrooptical device
JP2008135605A (en) * 2006-11-29 2008-06-12 Seiko Epson Corp Semiconductor device, and electrooptical device
US8017944B2 (en) * 2000-02-28 2011-09-13 Semiconductor Energy Laboratory Co., Ltd. Electronic device with light emission for a display
US8097882B2 (en) 2003-12-22 2012-01-17 Lg Display Co., Ltd. Organic EL display and method of fabricating comprising plural TFTs and with connection electrode wrapped on organic pattern
JP2012256940A (en) * 2005-07-22 2012-12-27 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2013012748A (en) * 2005-06-10 2013-01-17 Semiconductor Energy Lab Co Ltd Semiconductor device and light-emitting device
US9786382B1 (en) 2016-09-16 2017-10-10 Kabushiki Kaisha Toshiba Semiconductor device and memory element

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4056571B2 (en) 1995-08-02 2008-03-05 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
JPH10154816A (en) * 1996-11-21 1998-06-09 Semiconductor Energy Lab Co Ltd Semiconductor device
JPH11177102A (en) 1997-12-08 1999-07-02 Semiconductor Energy Lab Co Ltd Semiconductor device and its manufacture
KR100262457B1 (en) * 1998-05-04 2000-08-01 윤종용 Open drain input/output structure of semiconductor device and method for fabricating thereof
JP2000039628A (en) 1998-05-16 2000-02-08 Semiconductor Energy Lab Co Ltd Semiconductor display device
US6593592B1 (en) * 1999-01-29 2003-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having thin film transistors
US7122835B1 (en) * 1999-04-07 2006-10-17 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device and a method of manufacturing the same
US8853696B1 (en) 1999-06-04 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and electronic device
US6274896B1 (en) * 2000-01-14 2001-08-14 Lexmark International, Inc. Drive transistor with fold gate
JP4014831B2 (en) * 2000-09-04 2007-11-28 株式会社半導体エネルギー研究所 El display device and a driving method thereof
US7045444B2 (en) 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
US6858480B2 (en) * 2001-01-18 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
TWI221645B (en) * 2001-01-19 2004-10-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US7115453B2 (en) * 2001-01-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP2002231627A (en) * 2001-01-30 2002-08-16 Semiconductor Energy Lab Co Ltd Method of manufacturing photoelectric conversion unit
US7141822B2 (en) * 2001-02-09 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5088993B2 (en) 2001-02-16 2012-12-05 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
JP4993810B2 (en) 2001-02-16 2012-08-08 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
US6812081B2 (en) * 2001-03-26 2004-11-02 Semiconductor Energy Laboratory Co.,.Ltd. Method of manufacturing semiconductor device
JP4101511B2 (en) * 2001-12-27 2008-06-18 株式会社半導体エネルギー研究所 Emitting device and a manufacturing method thereof
US6933527B2 (en) 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
EP1326273B1 (en) * 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4011344B2 (en) * 2001-12-28 2007-11-21 株式会社半導体エネルギー研究所 A method for manufacturing a semiconductor device
US6841797B2 (en) * 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
US6847050B2 (en) * 2002-03-15 2005-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and semiconductor device comprising the same
US20030202307A1 (en) * 2002-04-26 2003-10-30 Kei-Kang Hung Semiconductor device with ESD protection
US6861338B2 (en) * 2002-08-22 2005-03-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and method of manufacturing the same
CN100578573C (en) 2002-09-20 2010-01-06 株式会社半导体能源研究所 Display device and manufacturing method thereof
US7374976B2 (en) * 2002-11-22 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating thin film transistor
TW595005B (en) * 2003-08-04 2004-06-21 Au Optronics Corp Thin film transistor and pixel structure with the same
US7138315B2 (en) * 2004-10-14 2006-11-21 Semiconductor Components Industries, L.L.C. Low thermal resistance semiconductor device and method therefor
US7022564B1 (en) * 2004-10-14 2006-04-04 Semiconductor Components Industries, L.L.C. Method of forming a low thermal resistance device and structure
US7994509B2 (en) * 2005-11-01 2011-08-09 Hewlett-Packard Development Company, L.P. Structure and method for thin film device with stranded conductor
KR101404582B1 (en) * 2006-01-20 2014-06-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Driving method of display device
JP4348644B2 (en) * 2006-09-26 2009-10-21 セイコーエプソン株式会社 TFT, an electro-optical device and electronic apparatus
US20090072313A1 (en) * 2007-09-19 2009-03-19 International Business Machines Corporation Hardened transistors in soi devices
US8890256B2 (en) * 2009-03-20 2014-11-18 International Business Machines Corporation Structure for heavy ion tolerant device, method of manufacturing the same and structure thereof
KR20120131775A (en) * 2011-05-26 2012-12-05 삼성디스플레이 주식회사 A thin film transistor, a method for manufacturing the same, and an organic light emitting display apparatus
JP2013069864A (en) * 2011-09-22 2013-04-18 Canon Inc Detector and detection system
CN103915510B (en) * 2014-03-27 2017-08-04 京东方科技集团股份有限公司 A multi-gate thin film transistor array substrate and a display device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0544195B2 (en) 1982-04-01 1993-07-05 Seiko Epson Corp
US5331192A (en) * 1989-06-15 1994-07-19 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US5272369A (en) * 1990-03-28 1993-12-21 Interuniversitair Micro-Elektronica Centrum Vzw Circuit element with elimination of kink effect
DE69128876D1 (en) * 1990-11-30 1998-03-12 Sharp Kk Thin-film semiconductor device
TW278219B (en) 1993-03-12 1996-06-11 Handotai Energy Kenkyusho Kk
JP2936998B2 (en) * 1994-03-15 1999-08-23 日本電気株式会社 Frequency converter
JP3126630B2 (en) * 1994-06-20 2001-01-22 キヤノン株式会社 display
US5777360A (en) * 1994-11-02 1998-07-07 Lsi Logic Corporation Hexagonal field programmable gate array architecture
US5929464A (en) * 1995-01-20 1999-07-27 Semiconductor Energy Laboratory Co., Ltd. Active matrix electro-optical device
JPH1051007A (en) 1996-08-02 1998-02-20 Semiconductor Energy Lab Co Ltd Semiconductor device
JPH10154816A (en) * 1996-11-21 1998-06-09 Semiconductor Energy Lab Co Ltd Semiconductor device
US5821564A (en) * 1997-05-23 1998-10-13 Mosel Vitelic Inc. TFT with self-align offset gate

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003519917A (en) * 2000-01-07 2003-06-24 セイコーエプソン株式会社 Semiconductor transistor
US8829668B2 (en) 2000-02-28 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Electronic device
US8017944B2 (en) * 2000-02-28 2011-09-13 Semiconductor Energy Laboratory Co., Ltd. Electronic device with light emission for a display
US7001802B2 (en) 2001-12-19 2006-02-21 Samsung Sdi Co., Ltd. Thin film transistor with multiple gates using metal induced lateral crystalization and method of fabricating the same
US7208352B2 (en) 2001-12-19 2007-04-24 Samsung Sdi Co., Ltd. Method of fabricating a thin film transistor with multiple gates using metal induced lateral crystallization
US7211475B2 (en) 2001-12-19 2007-05-01 Samsung Sdi Co., Ltd. CMOS thin film transistor
US7235434B2 (en) 2001-12-19 2007-06-26 Samsung Sdi Co., Ltd. Thin film transistor with multiple gates using metal induced lateral crystallization and method of fabricating the same
US7235435B2 (en) 2001-12-19 2007-06-26 Samsung Sdi Co., Ltd. Method for fabricating thin film transistor with multiple gates using metal induced lateral crystallization
US7294537B2 (en) 2001-12-19 2007-11-13 Samsung Sdi Co., Ltd. Method of fabricating thin film transistor with multiple gates using super grain silicon crystallization
US7381990B2 (en) 2001-12-19 2008-06-03 Samsung Sdi Co., Ltd. Thin film transistor with multiple gates fabricated using super grain silicon crystallization
US6933526B2 (en) 2001-12-19 2005-08-23 Samsung Sdi Co., Ltd. CMOS thin film transistor
US7112475B2 (en) 2001-12-19 2006-09-26 Samsung Sdi Co., Ltd. Method of fabricating a thin film transistor with multiple gates using metal induced lateral crystallization
US8097882B2 (en) 2003-12-22 2012-01-17 Lg Display Co., Ltd. Organic EL display and method of fabricating comprising plural TFTs and with connection electrode wrapped on organic pattern
JP2013012748A (en) * 2005-06-10 2013-01-17 Semiconductor Energy Lab Co Ltd Semiconductor device and light-emitting device
JP2017005258A (en) * 2005-07-22 2017-01-05 株式会社半導体エネルギー研究所 Light-emitting device
JP2018067723A (en) * 2005-07-22 2018-04-26 株式会社半導体エネルギー研究所 Light-emitting device
JP2012256940A (en) * 2005-07-22 2012-12-27 Semiconductor Energy Lab Co Ltd Semiconductor device
US9917201B2 (en) 2005-07-22 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2017085123A (en) * 2005-07-22 2017-05-18 株式会社半導体エネルギー研究所 Light-emitting device
US9099395B2 (en) 2005-07-22 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10103270B2 (en) 2005-07-22 2018-10-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101465256B1 (en) * 2006-11-29 2014-11-26 세이코 엡슨 가부시키가이샤 Semiconductor device, method for manufacturing semiconductor device, and electro-optical apparatus
JP2008135604A (en) * 2006-11-29 2008-06-12 Seiko Epson Corp Semiconductor device, manufacturing method of semiconductor device, and electrooptical device
JP2008135605A (en) * 2006-11-29 2008-06-12 Seiko Epson Corp Semiconductor device, and electrooptical device
US7943935B2 (en) 2006-11-29 2011-05-17 Seiko Epson Corporation Semiconductor device, method for manufacturing semiconductor device, and electro-optical apparatus
US9786382B1 (en) 2016-09-16 2017-10-10 Kabushiki Kaisha Toshiba Semiconductor device and memory element

Also Published As

Publication number Publication date
US6184559B1 (en) 2001-02-06
US6426517B2 (en) 2002-07-30
US20010000627A1 (en) 2001-05-03

Similar Documents

Publication Publication Date Title
JP5478678B2 (en) Display device, a liquid crystal display device and a projector
KR950003943B1 (en) Thin film semiconductor device
JP4013915B2 (en) Electro-optical device
US20030122132A1 (en) Semiconductor device, and method of fabricating the same
JP5755349B2 (en) Semiconductor device
JP4254240B2 (en) Organic electroluminescent displays and electronic devices
US6633359B1 (en) Liquid crystal display having signal lines on substrate intermittently extending and its manufacture
US6084248A (en) Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor
US20020134983A1 (en) Semiconductor device
CN100440569C (en) Current-driven light-emitting display apparatus and method of producing the same
US20050253148A1 (en) Semiconductor device and manufacturing method thereof
JP4662647B2 (en) Display device and manufacturing method thereof
US20050092998A1 (en) Semiconductor device, and method of forming the same
KR100984903B1 (en) Electro-optical device
CN1477910B (en) Active matrix organic luminous diode device and its thin film transistor
JP4917571B2 (en) The method for driving the power integrated circuit and the mos transistor with a distributed gate driver
JP2008040343A (en) Thin film transistor array, method for manufacturing the same, and liquid crystal display device
KR100373940B1 (en) The thin film semiconductor device
JP2008176262A (en) Optical control device and display device for image
KR20010108836A (en) Fringe field switching mode lcd device
JP4220277B2 (en) Active matrix organic light emitting element
US20030209737A1 (en) Thin film transistor, method for manufacturing same, and liquid crystal display device using same
JP4691387B2 (en) Display device driving apparatus and a display panel
KR20070057432A (en) Poly-si thin film transistor and organic light emitting display adopting the same
CN102569349A (en) Integrated displays using nanowire transistors

Legal Events

Date Code Title Description
A977 Report on retrieval

Effective date: 20040623

Free format text: JAPANESE INTERMEDIATE CODE: A971007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050809

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051007

A02 Decision of refusal

Effective date: 20051108

Free format text: JAPANESE INTERMEDIATE CODE: A02

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20051205