KR20010078073A - 피막 형성 방법 - Google Patents

피막 형성 방법 Download PDF

Info

Publication number
KR20010078073A
KR20010078073A KR1020010003715A KR20010003715A KR20010078073A KR 20010078073 A KR20010078073 A KR 20010078073A KR 1020010003715 A KR1020010003715 A KR 1020010003715A KR 20010003715 A KR20010003715 A KR 20010003715A KR 20010078073 A KR20010078073 A KR 20010078073A
Authority
KR
South Korea
Prior art keywords
plate
oxygen concentration
shaped object
treated
atmosphere
Prior art date
Application number
KR1020010003715A
Other languages
English (en)
Other versions
KR100739082B1 (ko
Inventor
엔도히로키
아오키타이이치로
나카무라아키히코
Original Assignee
나카네 히사시
도쿄 오카 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 나카네 히사시, 도쿄 오카 고교 가부시키가이샤 filed Critical 나카네 히사시
Publication of KR20010078073A publication Critical patent/KR20010078073A/ko
Application granted granted Critical
Publication of KR100739082B1 publication Critical patent/KR100739082B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 SOG를 베이킹하여 층간절연막을 형성할 때 유전율을 낮게 유지하는데 목적을 두고 있다. 도막을 표면에 형성할 판상 피처리물 (W)을 장치 내에 반입했을 때, 승강 수단 (3)을 아래로 하강시켜 판상 피처리물 (W)을 쿨플레이트 (2)에 근접시키고, 또한 N2가스를 장치 내에 도입시킨다. 이어서, 판상 피처리물 (W)의 표면 온도가 200℃로 되기 전에 분위기 중의 산소 농도를 1% 이하로 낮춘다. 이후, 산소 농도를 1% 이하에 유지하면서, 승강 수단을 위로 승강시켜 판상 피처리물 (W)을 핫플레이트 (1)에 근접시키고, 판상 피처리물 (W)의 표면 온도가 400℃ 이하로 될 때까지 가열한다. 이러한 상태를 소정 시간 동안 유지한 후, 온도를 낮춘다. 이때, 판상 피처리물 (W)의 표면 온도가 200℃로 떨어질 때까지 분위기 중의 산소 농도를 1% 이하에 유지한다.

Description

피막 형성 방법 {Method For Forming Coating Film}
본 발명은 반도체 웨이퍼, 유리 기판 등의 표면 상에 피막을 형성하는 방법에 관한 것이다.
반도체 소자의 고집적화에 대한 요구가 끊임없이 증가되고 있는 가운데, 게이트 길이 0.15 μm 세대가 도래하였다. 이때, 기판 재료로는 종래의 Al 대신에 Cu를 사용함으로써 반도체 소자의 특성을 향상시킬 수 있는 것으로 알려져 있다.즉, Cu는 Al에 비해 EM (electro-migration: 전자 이동)에 대한 내성이 우수하기 때문에 낮은 전기적 저항이 배선 저항으로 인한 신호 지연을 줄이거나 수준을 낮출 수 있다. 따라서, 고전류 밀도에서 사용이 가능하다. 특히 이를 이용함으로써 허용 전류 밀도를 3배 이상 완화 또는 확장하고 배선폭을 미세화할 수 있다.
그러나, Cu는 Al에 비해 엣칭율 (etching rate)의 조절이 어렵다. 따라서, Cu를 엣칭하지 않으면서 다층 Cu 기판을 실현하는 방법으로 동다마신법 (copper damascene method)이 주목되고 있다.
도 1a - 1h를 참고하며 동다마신법을 설명하고자 한다.
먼저 도 1a에 도시된 바와 같이, CVD 법에 따라 기판 상에 SiO2, SOG 등의 층간절연막을 형성하고, 이 절연막 상에 패턴화된 레지스트 마스크를 제공한다. 도 1b에 도시된 바와 같이, 선택적 엣칭 및 레지스트 마스크의 제거를 통해 배선홈을 형성한다. 다음으로, 도 1c에 도시된 바와 같이, 그 위에 방벽 금속 (barrier metal)을 퇴적시키고, 도 1d에 도시된 바와 같이, 배선홈에 Cu를 전해도금 (electrolytic plating) 등에 의해 매립하여 하층배선을 형성한다. 이어서, 방벽 금속 및 Cu를 CMP (chemical polishing: 화학연마)에 의해 연마한 후, 도 1e에 도시된 바와 같이, 그 위에 또 다른 층간절연막을 형성한다. 같은 방식으로, 이 층간절연막을 패턴이 형성되어 있는 레지스트 마스크를 통해 선택적으로 엣칭함으로써 도 1f에 도시된 바와 같이 층간절연막에 비아홀 (via-hole: 콘택홀 (contact hole)) 및 트렌치홀 (trench hole: 상층배선용 홈)을 형성한다 (듀얼 다마신법(dual damascening)). 도 1g에 도시된 바와 같이, 비아-홀과 상층배선용 홈 벽에 방벽 금속을 퇴적시키고, 도 1h에 도시된 바와 같이, 전해도금법에 의해 비아홀과 상층배선용 홈에 Cu를 매립하여 상층배선을 형성한다.
상기 서술한 바와 같이, 동다마신법에 의해 다층배선을 형성할 때, 미세한 배선을 얻기 위해서 비아홀의 아스펙트율 (aspect ratio: 높이/폭)을 높이는 것이 필수 요건이다. 또한, 층간절연막의 저유전율이 요구된다.
따라서, 유전율이 낮은 (ε= 3.5 이하) 유기 또는 무기 SOG를 사용하는 것이 검토되었다. 그러나, 이러한 SOG를 사용하여 동다마신법을 수행함으로써 다층배선을 형성한다 하더라도 SOG의 유전율이 다층배선을 형성한 후에는 본래 가지고 있던 유전율 보다 높아지게 된다.
도 1a - 1h는 동다마신법 (copper damascene method)에 의해 다층배선 구조를 형성하는 공정 단계들을 설명하는 도면들이다.
도 2는 본 발명에 사용되는 장치의 개략적 구성을 보여주는 도면이다.
<주요 부분의 부호에 대한 설명>
1: 핫플레이트 (hot plate)
2: 쿨플레이트 (cool plate)
3: 승강 수단
W: 판상 피처리물
상기의 원인으로 인해, 본 발명의 발명자들은 유기 SOG의 경우는 Si-CH3결합 (CH3은 일례임)이 끊어지고 다시 결합하여 Si-OH를 형성하고, 무기 SOG의 경우는 Si-H 결합이 끊어지고 다시 결합하여 Si-OH를 형성함을 발견하였다. 유전율은 층간절연막의 화학구조의 변화로 인해 증가하는 것이다.
또한, 본 발명자들은 반복된 실험을 통해, 베이킹할 때 산소농도가 1% 이하이면 막 감소가 발생하지 않고, Si-CH3결합 및 Si-H 결합이 끊어져 Si-OH를 형성하는 것은 온도가 반응성을 증가시키는 200℃ 이상일 때 가능함을 발견하였다.
본 발명은 이러한 발견에 기초하고 있으며, 본 발명에 따르면, 반도체 웨이퍼 또는 유리 기판과 같은 판상(板狀) 피처리물의 표면에 저유전율 재료를 도포하는 단계; 상기 판상 피처리물의 표면 온도가 200℃까지 상승하기 전에 분위기 중의 산소 농도를 1% 이하로 낮추는 단계; 산소 농도를 1% 이하에 유지하면서 판상 피처리물을 400℃ 이상으로 가열하는 단계; 및 상기 판상 피처리물의 표면 온도가 200℃로 떨어질 때까지 분위기 중의 산소 농도를 1% 이하에 유지하는 단계를 포함하는 피막 형성 방법이 제공된다.
본 발명에 따르면, 분위기 중의 산소 농도는 N2가스를 퍼어징시켜 1% 이하로 낮출 수 있다.
또한, 본 발명에 따른 피막 형성 방법은 상부에는 핫플레이트 (hot plate)가 배치되어 있고 하부에는 쿨플레이트 (cool plate)가 배치되어 있으며, 승강(昇降) 수단이 있어 판상 피처리물을 선택적으로 상기 핫플레이트 및 쿨플레이트 중 하나에 근접시킬 수 있는 하나의 베이킹 로(爐)에서 수행하는 하는 것이 바람직하다.
하나의 베이킹 로 내에서 방법을 수행하기 때문에 처리 유닛의 소형화가 가능하다. 그러나, 가열실과 냉각실이 분리되어 있고, 이들을 연결하는 로드 록 (load lock)을 포함하는 장치를 이용할 수도 있다.
또한, 본 발명은 다마신법에 의해 층간절연막을 형성할 때 적용하는 것이 바람직하지만, 이에 한정되는 것은 아니다.
이후, 본 발명에 따른 실시 양태를 첨부된 도면을 참고하여 설명할 것이다.도2는 본 발명을 실시하기 위한 장치의 개략적 구조를 나타내는 것으로, 상부의 핫플레이트 (베이크 플레이트, 1), 하부의 쿨플레이트 (2) 및 판상 피처리물 (W)을 승강시키거나 하강시키는, 상기 플레이트 (2)를 관통하는 승강 수단 (3)이 도시되어 있다. 상기 판상 피처리물 (W)로는 반도체 웨이퍼, 유리 기판, 금속판, 세라믹 기판 등이 있다.
도면에는 나타나 있지 않지만, 이 장치에는 판상 피처리물 (W)를 넣거나 빼기 위해 자유롭게 열거나 닫을 수 있는 창부 (window portions)와 장치 내에 N2가스와 같은 분위기 가스를 공급하기 위한 가스 공급관 및 장치 내의 분위기 가스를 배출시키기 위한 가스 배출관이 제공되어 있다.
상기 기재한 장치를 이용하여 판상 피처리물 (W)의 표면에 피막을 형성하기 위해서는, 표면에 베이킹되지 않은 저유전율의 재료로 이루어진 도막이 형성된 판상 피처리물 (W)을 장치내로 반입시킨다. 저유전율 재료로 이루어진 도막을 형성하는 방법으로는 스피닝법 (spining method), 롤 코트법 (roll coat method), 침적 및 인상법 (dipping and hoisting up method), 스프레이법 (spray method), 스크린 인쇄법 (screen printing method) 및 브러쉬 페인트법 (brush paint method) 등으로 판상 피처리물 (W) 상에 도포액을 도포한다. 용매를 증발시켜 도막을 형성한다.
층간절연막으로는 유전율이 3.5 이하인 것이 바람직하다. 이러한 종류의 막을 형성하는 도포액으로는 예를 들면, 유기 SOG 또는 무기 SOG가 있다. 유기 SOG의 경우 탄소 함유량이 5 내지 25 원자량%인 유기 SOG가 바람직하며, 탄소 함유량이 8 내지 20 원자량%인 것이 더 바람직하다.
탄소 함유량은 유기 SOG 중의 유기기의 비율을 나타낸다. 보다 상세하게는, 유기 SOG를 형성하는 도포액을 제조하는 알콕시실란 화합물의 반응량으로부터 이론적으로 계산하며, 모든 화학 원소의 원자량 합에 대한 탄소 원자량의 비율이다.
탄소 함유량이 상기 범위 보다 적다면, 유기 성분이 너무 적어 두꺼운 막을 형성할 수 없다. 또한, 균열이 쉽게 발생하고, 유기 SOG 고유의 잇점, 즉 저유전율이 손상된다. 반대로, 탄소 함유량이 너무 크면, 방벽층과의 밀착성이 부족하여 바람직하지 않다.
상기한 탄소 함유량을 갖는 피막을 얻기 위해서는, 하기 화학식 1로 표시되는 알콕시실란 화합물로부터 선택되는 1종 이상을 함유하는 알콕시실란 화합물을 산 촉매 하에 유기 용매 중에서 가수분해하고, 축합시켜 얻어지는 도포액을 사용하는 것이 바람직하다.
RuSi(OR1)4-a
(상기 식에서, R은 1 내지 4개의 탄소를 갖는 알킬기 또는 아릴기를 나타내고, R1은 1 내지 4개의 탄소를 갖는 알킬기를 나타내고, n은 1 내지 2의 정수를 나타낸다)
상기 화학식 1로 표시되는 화합물의 예로는 다음 화합물을 들 수 있다.
(A) n이 1인 경우, 모노알킬 트리알콕시실란, 예를 들면, 모노메틸 트리메톡시실란, 모노메틸 트리에톡시실란, 모노메틸 트리프로폭시실란, 모노에틸 트리메톡시실란, 모노에틸 트리에톡시실란, 모노에틸 트리프로폭시실란, 모노프로필 트리메톡시실란 및 모노프로필 트리에톡시실란; 및 모노페닐 트리알콕시실란, 예를 들면, 모노페닐 트리메톡시실란 및 모노페닐 트리에톡시실란.
(B) n이 2인 경우, 디알킬 디알콕시실란, 예를 들면, 디메틸 디메톡시실란, 디메틸 디에톡시실란, 디메틸 디프로폭시실란, 디에틸 디메톡시실란, 디에틸 디에톡시실란, 디에틸 디프로폭시실란, 디프로필 디메톡시실란, 디프로필 디에톡시실란 및 디프로필 디프로폭시실란; 및 디페닐 디알콕시실란, 예를 들면, 디페닐 디메톡시실란 및 디페닐 디에톡시실란.
반드시 (A) 및 (B)로부터 1종 이상을 사용해야 한다.
필요한 경우에는, (A) 및 (B)와 공축합할 수 있는 다른 성분으로서 하기 (C)를 사용하는 것이 또한 효과적일 수 있다.
(C) 상기 화학식 1로 표시되는 화합물의 n이 0인 경우, 테트라알콕시실란, 예를 들면, 테트라메톡시실란, 테트라에톡시실란, 테트라프로폭시실란 및 테트라부톡시실란.
이들 중 실제 바람직한 화합물로는 테트라메톡시실란, 테트라에톡시실란, 모노메틸 트리에톡시실란, 모노메틸 트리에톡시실란, 디메틸 디메톡시실란 및 디메틸 디에톡시실란이 있다.
이러한 알콕시실란 화합물은 1종을 사용할 수 있고, 또는 2종 이상으로 사용할 수 있다.
구체적으로는, (A) 및 (C)의 2종, 또는 (A), (B) 및 (C)의 3종, 또는 (A) 1종을 합하여 얻어지는 화합물을 사용하는 것이 바람직하다.
이때, 반응 몰비는 (A)와 (C)의 2종을 합한 경우, (C)의 테트라알콕시실란 1 몰에 대해 바람직하게는 (A)의 모노알킬 트리알콕시실란 2 내지 6 몰, 보다 바람직하게는 2 내지 4몰을 유기 용매 중에 산 촉매 하에서 반응시켜 얻어지는 가수분해 공축합물을 함유하는 도포액을 사용하는 것이 하층과의 접착성 또는 밀착성이 우수하기 때문에 바람직하다.
(A), (B) 및 (C)의 3종을 합한 경우는, (B)의 디알킬 디알콕시실란 1 몰에 대해 바람직하게는 (C)의 테트라알콕시실란 0.5 내지 4.0, 보다 바람직하게는 1.0 내지 3.0 몰 및 바람직하게는 (A)의 모노알킬 트리알콕시실란 0.5 내지 4.0 몰, 보다 바람직하게는 0.5 내지 3.0 몰을 유기 용매 중에 산 촉매 하에서 반응시켜 얻어지는 가수분해 공축합물을 함유하는 도포액을 사용하는 것이 하층과의 접착성 또는 밀착성이 우수하기 때문에 바람직하다.
또한, (A)의 모노알킬 트리알콕시실란을 단독으로 사용하는 경우에는 사다리형의 가수분해 축합물을 쉽게 얻을 수 있다. 이러한 사다리형은 유기 및 무기 SOG 중에서 가장 낮은 유전율의 막을 형성할 수 있기 때문에 바람직하다.
가수분해 생성물은 완전가수분해와 부분가수분해에 의해 얻을 수 있다. 가수분해의 정도는 첨가되는 물의 양으로 조정될 수 있으며, 첨가되는 물의 양은 목적하는 유기 SOG의 특성에 따라 조정할 수 있다. 일반적으로, 상기 화학식 1로 표시되는 알콕시실란 화합물 1 몰에 대해 바람직하게는 1.0 내지 10.0 배 몰의 물,보다 바람직하게는 1.5 내지 8.0 배 몰의 물을 반응시키는 것이 바람직하다. 이 범위 보다 적으면, 가수분해 정도가 낮아 피막 형성이 어려울 수 있다. 이 범위 보다 크다면, 겔화가 일어나 보관시 불안정할 수 있다. 두 경우 모두 바람직하지 않다.
산 촉매로는 종래 기술에서 통상적으로 사용되는 유기산 또는 무기산을 모두 사용할 수 있다. 유기 산으로, 아세트산, 프로피온산 또는 부틸산 등의 유기 카르복실산을 사용할 수 있다. 무기산으로, 염산, 질산, 황산, 또는 인산을 사용할 수 있다.
이 때, 산 촉매는 도포액 중의 산 농도가 바람직하게는 1 ppm 내지 1,000 ppm 범위, 보다 바람직하게는 5 ppm 내지 500 ppm 범위가 되도록 도포액 중에 첨가하거나 산과 물의 혼합물을 산 수용액으로 첨가하여 가수분해를 수행할 수 있다.
가수분해반응은 통상적으로 약 5 내지 100 시간 내에 완결된다. 반응은 또한 실온 내지 80℃를 넘지 않는 가열 온도에서 산 촉매 수용액을 알콕시실란 화합물을 함유한 유기 용매 중에 적하시켜 단시간에 반응을 완결시킬 수도 있다. 이러한 방식의 가수분해를 통해 얻어지는 알콕시실란 화합물은 축합반응을 발생시킬 수 있으며, 따라서, 피막을 형성할 수 있는 능력을 갖는다.
통상적인 유기 용매를 본 발명의 유기 용매로 사용할 수 있다. 이러한 유기 용제로는 메틸 알콜, 에틸 알콜, 프로필 알콜 및 부틸 알콜과 같은 1가 알콜; 에틸렌 글리콜, 디에틸렌 글리콜 및 프로필렌 글리콜과 같은 다가 알콜; 에틸렌 글리콜 모노메틸 에테르, 에틸렌 글리콜 모노에틸 에테르, 에틸렌 글리콜 모노프로필 에테르, 에틸렌 글리콜 모노부틸 에테르, 프로필렌 글리콜 모노메틸 에테르, 프로필렌 글리콜 모노에틸 에테르, 프로필렌 글리콜 모노프로필 에테르, 프로필렌 글리콜 모노부틸 에테르, 에틸렌 글리콜 모노메틸 에테르 아세테이트, 에틸렌 글리콜 모노에틸 에테르 아세테이트, 프로필렌 글리콜 모노메틸 에테르 아세테이트 및 프로필렌 글리콜 모노에틸 에테르 아세테이트와 같은 다가 알콜 유도체; 및 아세트산 또는 프로피온산과 같은 지방산이 포함된다. 이들 유기 용매는 단독으로 또는 2종 이상을 배합하여 사용할 수 있다. 이들은 알콕시실란 1 몰에 대해 10 내지 30 배 몰을 사용한다.
한편, 무기 SOG는 트리알콕시실란의 산 가수분해에 의한 축합 생성물을 함유한 알킬렌 글리콜 디알킬 에테르 용매를 포함하는 용액으로 이루어지며, 용매 제거 후 형성된 피막을 열중량측정할 때 중량의 증가를 보이는 것을 사용하는 것이 저유전율과 내균열성이 우수하기 때문에 바람직하다.
상기 무기 SOG는 일본 특허 출원 공개 제 1997-137121호에 개시된 트리알콕시실란을 SiO2으로 환산하여 1 내지 5 중량%의 농도인 알킬렌 글리콜 디알킬 에테르 중에 용해시키고, 이 용액에 트리알콕시실란 1 몰 당 2.5 내지 3.0 몰의 물을 첨가하고, 산 촉매의 존재 하에 가수분해 축합을 수행한 후 반응 혼합물 중의 반응으로 생성된 알콜 함유량을 15 중량% 이하로 조정하여 얻을 수 있다.
상기에서 트리알콕시실란의 농도를 SiO2으로 환산하여 1 내지 5 중량%에 유지하는 것은 사다리 구조의 층간절연막이 형성될 수 있도록 하기 위해서이다. 유기이거나 무기이거나에 관계 없이, 사다리 구조 때문에 상기와 같이, 저유전율을 갖는 정밀한 막이 형성될 수 있다.
상기 트리알콕시실란에는 트리메톡시실란, 트리에톡시실란, 트리프로폭시실란, 트리부톡시실란, 디에톡시 모노메톡시실란, 모노메톡시 디프로폭시실란, 디부톡시 모노메톡시실란, 에톡시메톡시 프로폭시실란, 모노에톡시 디메톡시실란, 모노에톡시 디프로폭시실란, 부톡시에톡시 프로폭시실란, 디메톡시 모노프로폭시실란, 디에톡시 모노프로폭시실란 및 모노부톡시 디메톡시실란이 포함된다. 이들 중, 실제 바람직한 화합물은 트리메톡시실란, 트리에톡시실란, 트리프로폭시실란 및 트리부톡시실란이며, 특히 트리메톡시실란 및 트리에톡시실란이 바람직하다.
용매로는 보존안정성을 높이기 위해, 알킬렌 글리콜 디알킬 에테르를 사용해야한다. 이를 사용함으로써 저급 알콜을 용매로 사용하는 종래 방법에서 발생하는 트리알콕시실란의 H-Si 기의 분해 반응 또는 중간 생성물로 생성되는 시라놀의 히드록시기가 알콕시기에 치환되는 반응을 억제하여 겔화를 방지할 수 있다.
알킬렌 글리콜 디알킬 에테르의 예로는 에틸렌 글리콜 디메틸에테르, 에틸렌 글리콜 디에틸에테르, 에틸렌 글리콜 디프로필에테르, 에틸렌 글리콜 디부틸에테르, 디에틸렌 글리콜 디메틸에테르, 디에틸렌 글리콜 디에틸에테르, 디에틸렌 글리콜 디프로필에테르, 디에틸렌 글리콜 디부틸에테르, 프로필렌 글리콜 디메틸에테르, 프로필렌 글리콜 디에틸에테르, 프로필렌 글리콜 디프로필에테르 및 프로필렌 글리콜 디부틸에테르와 같은 알킬렌 글리콜의 디알킬에테르류를 들 수 있다. 이들 중, 바람직한 화합물은 에틸렌 글리콜 또는 프로필렌 글리콜의 디알킬에테르류이며, 특히 메틸에테르가 바람직하다. 이들 유기 용매는 단독으로 사용할 수 있으며, 또는 2종 이상을 배합하여 사용할 수 있다. 이들은 알콕시실란 1 몰에 대해 10 내지 30 배 몰을 사용한다.
트리알콕시실란의 가수분해를 수행하는데 필요한 물은 트리알콕시실란 1 몰에 대해 바람직하게는 2.5 내지 3.0 몰, 보다 바람직하게는 2.8 내지 3.0 몰 범위내이어야만 가수분해 정도를 높일 수 있다. 이 범위 보다 적으면 보존안정성은 높아지지만 가수분해 정도가 낮아지기 때문에 가수분해물 중의 유기기의 함유량이 증가되어 피막 형성 시에 가스가 발생된다. 이 범위 보다 크면 보존 안정성이 나빠진다.
용매로서 알콜을 사용하지 않고 알킬렌 글리콜 디알킬 에테르 중에 선택된 1 종 이상을 사용하는 경우, 알콕시실란의 가수분해 중에 알콕시기에 대응하는 알콜이 반드시 생성되기 때문에 반응계로부터 생성되는 알콜을 반드시 제거해 주어야 한다. 구체적으로, 알콜을 도포액 중에 15 중량% 이하, 바람직하게는 8 중량% 이하까지 제거해야 한다. 알콜이 15 중량%를 넘으면, H-Si 기와 생성된 알콜이 서로 반응하여 RO-Si 기를 생성하며, 이로써 균열 한계가 낮아진다. 그 밖에, 피막 형성 시에 가스가 발생되어 앞서 언급한 문제점이 발생할 수 있다.
알콜을 제거하는 방법으로는 진공도 30 내지 300 mmHg, 바람직하게는 50 내지 200 mmHg, 온도 20 내지 50 ℃에서 2 내지 6 시간 감압 증류하는 방법이 바람직하다. 이렇게 얻어진 도포액은 용매 제거 후에 형성된 피막 성분을 열중량측정(TG)했을 때 중량 증가를 보이고, 적외선 흡수 스펙트럼에서 3000 cm-1에 피크를 갖지 않는 것이 특징이다. 일본 특허 출원 공개 제1992-216827호에 개시된 것과 같은 종래의 도포액은 열중량 측정 시 중량 감소를 보이고 적외선 흡수 스펙트럼에서 3000 cm-1부근에 피크를 가져, 알콕시기가 여전히 존재함을 나타낸다.
층간절연막으로 유기 또는 무기 SOG에 대해 설명했지만, 본 발명에 사용될 수 있는 층간절연막이 이에 한정되는 것은 아니다.
이상에 설명한 도막이 표면에 형성된 판상 피처리물 (W)이 장치 내로 반입되면, 승강 수단 (3)이 하강하여 판상 피처리물 (W)을 쿨플레이트 (2)에 근접시키고, N2가스를 장치 내에 도입시킨다. 이어서, 판상 피처리물 (W)의 표면 온도가 200℃로 상승하기 전에 분위기 중의 산소 농도를 1% 이하로 저하시킨다.
이후, 산소 농도를 1% 이하에 유지하면서, 승강 수단 (3)을 승강시켜 판상 피처리물 (W)을 핫플레이트 (1)에 근접시키고, 판상 피처리물 (W)의 표면 온도를 400℃ 이상으로 가열시킨다. 이러한 상태를 소정시간 동안 유지한 후, 온도를 낮춘다. 이때, 판상 처리물 (W)의 표면 온도가 200℃로 떨어질 때까지 분위기 중의 산소 농도를 1% 이하로 유지한다.
도면에 도시된 실시 양태에서는, 핫플레이트 (1)를 상부에 배치하고 쿨플레이트 (2)를 하부에 배치하였다. 그러나, 이들을 반대로 배치할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면, 반도체 웨이퍼 또는 유리 기판 등의 판상 피처리물의 표면에 저유전율 재료를 도포하고, 이를 베이킹하여 피막을 형성할 때, 판상 피처리물의 표면 온도가 200℃ 이상의 상태에서는 분위기 중의 산소 농도를 1% 이하로 낮춘다. 그 결과, 도막 중의 Si-CH3결합 및 (또는) Si-H 결합이 끊어져 Si-OH으로 결합되는 것을 방지할 수 있으며, 따라서, 저유전율의 피막을 얻을 수 있다.

Claims (4)

  1. 반도체 웨이퍼 또는 유리 기판과 같은 판상(板狀) 피처리물의 표면에 저유전율 재료를 도포하는 단계;
    상기 판상 피처리물의 표면 온도가 200℃까지 상승하기 전에 분위기 중의 산소 농도를 1% 이하로 낮추는 단계;
    산소 농도를 1% 이하에 유지하면서 상기 판상 피처리물을 400℃ 이상으로 가열하는 단계; 및
    상기 판상 피처리물의 표면 온도가 200℃로 떨어질 때까지 분위기 중의 산소 농도를 1% 이하에 유지하는 단계를 포함하는 피막 형성 방법.
  2. 제1항에 있어서, 분위기 중의 산소 농도를 N2가스를 퍼어징하여 1% 이하로 낮추는 방법.
  3. 제1항에 있어서, 상부에는 핫플레이트 (hot plate)가 배치되어 있고 하부에는 쿨플레이트 (cool plate)가 배치되어 있으며, 승강 수단이 있어 판상 피처리물을 선택적으로 상기 핫플레이트 및 쿨플레이트 중 하나에 근접시킬 수 있는 하나의 베이킹 로에서 수행하는 방법.
  4. 제1항 내지 3항 중 어느 한 항에 있어서, 다마신법 (damascene method)에 의해 층간절연막을 형성하는 데 적용되는 방법.
KR1020010003715A 2000-01-27 2001-01-26 피막 형성 방법 KR100739082B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000018261A JP3973335B2 (ja) 2000-01-27 2000-01-27 被膜形成方法
JP2000-18261 2000-01-27

Publications (2)

Publication Number Publication Date
KR20010078073A true KR20010078073A (ko) 2001-08-20
KR100739082B1 KR100739082B1 (ko) 2007-07-13

Family

ID=18545131

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010003715A KR100739082B1 (ko) 2000-01-27 2001-01-26 피막 형성 방법

Country Status (3)

Country Link
US (2) US20010038884A1 (ko)
JP (1) JP3973335B2 (ko)
KR (1) KR100739082B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3631236B2 (ja) 2002-07-12 2005-03-23 東京応化工業株式会社 シリカ系有機被膜の製造方法
JP5128044B2 (ja) 2003-12-10 2013-01-23 東京応化工業株式会社 シリコン基板又は金属配線パターンが設けられたシリコン基板被覆用シリカ系被膜形成用材料の製造方法
JP2008078617A (ja) * 2006-08-25 2008-04-03 Canon Inc 構造体の製造方法
JP5462603B2 (ja) * 2009-11-26 2014-04-02 宇部エクシモ株式会社 素子分離材料用塗布液、素子分離材料用塗布液の作製方法、素子分離層用薄膜、素子分離層用薄膜の形成方法、基板、及び、基板の形成方法
JP2011114164A (ja) * 2009-11-26 2011-06-09 Ube Nitto Kasei Co Ltd 素子分離材料用塗布液の作製方法、素子分離材料用塗布液、素子分離層用薄膜、素子分離層用薄膜の形成方法、基板、及び、基板の形成方法
JP2011114163A (ja) * 2009-11-26 2011-06-09 Ube Nitto Kasei Co Ltd 素子分離材料用塗布液、素子分離材料用塗布液の作製方法、素子分離層用薄膜、素子分離層用薄膜の形成方法、基板、及び、基板の形成方法
JP2011114165A (ja) * 2009-11-26 2011-06-09 Ube Nitto Kasei Co Ltd 素子分離材料用塗布液の作製方法、素子分離材料用塗布液、素子分離層用薄膜、素子分離層用薄膜の形成方法、基板、及び、基板の形成方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6184837A (ja) 1984-10-03 1986-04-30 Matsushita Electric Ind Co Ltd 酸化珪素膜の形成方法
JPH0245929A (ja) * 1988-08-05 1990-02-15 Mitsubishi Electric Corp 半導体装置の製造方法
CA2035367A1 (en) 1990-02-22 1991-08-23 Ronald H. Baney Precursor polymer for ceramic coatings
US5431700A (en) * 1994-03-30 1995-07-11 Fsi International, Inc. Vertical multi-process bake/chill apparatus
JP3356871B2 (ja) 1994-03-30 2002-12-16 アネルバ株式会社 薄膜作製方法および装置
JP3192947B2 (ja) 1995-11-16 2001-07-30 東京応化工業株式会社 シリカ系被膜形成用塗布液の製造方法
JPH09199503A (ja) 1996-01-23 1997-07-31 Sony Corp 半導体装置およびその製造方法
JP3209072B2 (ja) 1996-02-07 2001-09-17 ソニー株式会社 絶縁膜の形成方法
US5802856A (en) * 1996-07-31 1998-09-08 Stanford University Multizone bake/chill thermal cycling module
JPH1098037A (ja) * 1996-09-19 1998-04-14 Sony Corp Ｓｏｇ材料の成膜方法及びｓｏｇ材料の成膜装置
JPH1187510A (ja) 1997-07-10 1999-03-30 Kawasaki Steel Corp 配線構造およびこの配線構造の形成方法ならびにこの配線構造を適用する半導体集積回路
US6261365B1 (en) * 1998-03-20 2001-07-17 Tokyo Electron Limited Heat treatment method, heat treatment apparatus and treatment system
US6387825B2 (en) * 1998-11-12 2002-05-14 Advanced Micro Devices, Inc. Solution flow-in for uniform deposition of spin-on films
US6225240B1 (en) * 1998-11-12 2001-05-01 Advanced Micro Devices, Inc. Rapid acceleration methods for global planarization of spin-on films
JP3527868B2 (ja) 1999-11-19 2004-05-17 タツモ株式会社 半導体基板の熱処理装置及び熱処理方法
US6143360A (en) * 1999-12-13 2000-11-07 Dow Corning Corporation Method for making nanoporous silicone resins from alkylydridosiloxane resins
WO2001084621A1 (en) * 2000-04-27 2001-11-08 Ebara Corporation Rotation holding device and semiconductor substrate processing device

Also Published As

Publication number Publication date
KR100739082B1 (ko) 2007-07-13
US7300889B2 (en) 2007-11-27
US20050009363A1 (en) 2005-01-13
US20010038884A1 (en) 2001-11-08
JP3973335B2 (ja) 2007-09-12
JP2001210633A (ja) 2001-08-03

Similar Documents

Publication Publication Date Title
US20050173803A1 (en) Interlayer adhesion promoter for low k materials
KR20010032353A (ko) 낮은 유전상수를 지니는 실리카-포함 필름을 형성하기위한 코팅 액체 및 그의 필름으로 코팅된 기질
KR20040007282A (ko) 실리카계 유기피막과 그 제조방법 및 이 유기피막을구비한 기재
US6649534B2 (en) Methods for processing a coating film and for manufacturing a semiconductor element
KR100823819B1 (ko) 도막 형성방법
JP2000077410A (ja) 多層配線構造の形成方法
KR20010078073A (ko) 피막 형성 방법
US20050136687A1 (en) Porous silica dielectric having improved etch selectivity towards inorganic anti-reflective coating materials for integrated circuit applications, and methods of manufacture
US7148263B2 (en) Hybrid inorganic/organic low k dielectric films with improved mechanical strength
KR100797499B1 (ko) 금속의 환원 방법, 다층 배선 및 그 제조 방법 또는 반도체장치 및 그 제조 방법
EP1255289B1 (en) Method for processing a coating film and method for manufacturing a semiconductor element with use of the same method
JP2004165660A (ja) 半導体素子の多孔性物質膜を形成する方法
JP2002043422A (ja) 被膜の処理方法およびこの方法を用いた半導体素子の製造方法
JP2004006890A (ja) 多層配線構造の形成方法
JP2002319582A (ja) シリカ系被膜形成用の塗布液
JP2004186593A (ja) 低誘電率絶縁膜及びその製造方法並びに半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20130621

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140626

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150618

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160616

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170616

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190617

Year of fee payment: 13