KR20010077496A

KR20010077496A - 스탠바이 전류불량 구제기능을 가지는 반도체 메모리 장치

Info

Publication number: KR20010077496A
Application number: KR1020000005317A
Authority: KR
Inventors: 모현선; 김두응; 곽충근
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-02-03
Filing date: 2000-02-03
Publication date: 2001-08-20
Anticipated expiration: 2020-02-03
Also published as: KR100320683B1; US6456547B1

Abstract

노말 및 리던던시 메모리 셀들을 가지는 메모리 셀 어레이를 구비한 반도체 메모리 장치에 있어서: 제1상태의 제어신호에 응답하여 스탠바이 모드시에 상기 메모리 셀들에 연결된 대응 비트라인페어를 동작전원전압으로 프리차아지하기 위한 프리차아지부와; 스탠바이 전류불량이 있을 경우 프로그램되어 상기 제1상태와는 반대로 되는 제2상태의 제어신호를 인가되는 프리차아지 관련신호의 논리상태에 무관하게 영구적으로 생성하여 상기 프리차아지부의 제어단에 인가함에 의해, 결함있는 비트라인으로 상기 동작전원전압의 공급이 차단되어지도록 하기 위한 비트라인 차아징 제어부와; 상기 비트라인페어에 연결되며, 상기 동작전원전압의 공급이 차단된 비트라인페어의 포텐셜을 상보적으로 고정하여 억세스 모드시 셀전원전압이 결함있는 비트라인에 제공되는 것을 차단하는 비트라인 플로팅 방지부를 구비함을 특징으로 한다.

Description

스탠바이 전류불량 구제기능을 가지는 반도체 메모리 장치{Semiconductor memory device with function for repairing stand-by current fail}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 스탠바이 전류불량(stand-by current fail)을 구제하는 기능을 가진 휘발성 반도체 메모리 장치에 관한 것이다.

스태이틱 램등과 같은 휘발성 반도체 메모리 소자의 고집적화 추세에 부응하여, 반도체 메이커는 제한된 면적에 보다 많은 메모리 셀들을 집적하기 위한 방법중의 하나로서 단위 메모리 셀들을 축소하는 작업을 가속화하고 있다. 따라서, 칩내에서 결함 메모리 셀이 발생될 확률은 그에 따라 높아지므로 굳(good) 칩들에 대한 수율이 저하된다. 그러한 수율저하를 방지하기 위하여, 통상적인 반도체 메모리 소자들내에는 결함발생된 노말 메모리 셀을 스페어 메모리 셀로 대체하기 위한 디코딩신호를 생성하는 리던던시 회로와, 상기 디코딩신호에 응답하여 결함난 노말 메모리 셀대신에 동작되는 스페어 메모리 셀로서의 리던던시 메모리 셀이 복수로 채용되어져 있다. 노말 메모리 셀에 결함이 있는 것으로 테스트된 경우에 상기 리던던시 회로내의 프로그램용 퓨즈들을 절단하는 것에 의해 리던던시 동작은 달성된다. 즉, 메모리 셀을 억세스하는 동작모드에서 결함난 노말 메모리 셀을 선택하는 어드레스 신호가 입력되면, 상기 퓨즈들을 이용한 결함 어드레스 프로그램에 의해 노말 디코더대신에 리던던시 회로내의 리던던시 디코더가 인에이블되어 리던던시 메모리 셀이 상기 결함난 노말 메모리 셀 대신에 억세스 되어지는 것이다.

한편, 메모리 셀들의 축소와 더불어 필연적으로 알루미늄 배선등의 간격이 좁아짐에 따라, 하드(hard)성 결함 예컨대, 비트라인과 접지(그라운드)와의 쇼트 또는 비트라인 페어와 접지와의 쇼트가 발생될 위험등이 많아지고 있다. 그러한 쇼트의 발생은 상기 반도체 메모리 장치의 대기동작 즉 스탠바이 동작시에 과도한 전류가 접지를 통해 흐르게 하는 현상, 이른바 스탠바이 전류불량을 야기한다. 그러한 스탠바이 전류불량은, 프로그램용 퓨즈들을 포함하는 상기 리던던시 회로로써 결함난 노말 메모리 셀 또는 블록을 리던던시 메모리 셀 또는 블록으로 리페어하는것만에 의해서는, 효과적으로 구제되지 않는다. 왜냐하면, 결함난 노말 메모리 셀과 연결된 비트라인에는 여전히 전원전압이 프리차아지 트랜지스터등을 통하여 인가되고 있기 때문이다. 따라서, 스탠바이 전류불량을 구제하기 위한 기술들이 본 분야에서 다양하게 개시되어 있다.

그러한 선행기술들중의 하나는, 발명자 곽충근외 다수에 의해 발명되어 1995년 2월 14일 미국에서 특허허여된 미합중국 특허번호 5,390,150호의 제목 "SEMICONDUCTOR MEMORY DEVICE WITH REDUNDANCY STRUCTURE SUPPRESSING POWER CONSUMPTION"하에 개시되어 있다. 상기 선행특허에서는 퓨즈등과 같은 커팅소자를 전원전압이나 프리차아지 신호에 연결하고, 스탠바이 전류불량이 검출된 경우에 그에 대응연결된 퓨즈를 커팅하는 것에 의해, 전원전압이 비트라인으로 공급되는 것을 선택적으로 블록킹하는 기술이 나타나 있다. 그러나, 컬럼단위의 리페어의 경우에 결함난 메모리 셀과 연결된 공통 워드라인은 여전히 디벨롭되고 그 메모리 셀에는 셀 전원전압이 인가되는 상태이므로, 비트라인이 접지라인등에 쇼트되어 있는 경우에 누설전류가 쇼트된 비트라인을 통해 접지로 흐르게 되는 문제가 있다.

또 다른 선행기술로서, 일본특허 공개공보 평 7-122097호의 제목 "반도체 기억장치"에는 4-트랜지스터 셀타입의 스태틱형 메모리에서, 비트라인에 연결된 퓨즈가 절단되더라도 불량 비트라인을 통해 흐르는 스탠바이 리크(leak)전류를 차단하기 위하여 리크 보상회로의 공급전원을 비트라인 프리셋 제어신호로서 인가하는 기술이 개시되어 있다. 상기 선행특허에서는 스탠바이 전류불량이 존재시 전원전압과 프리차아지 트랜지스터의 드레인 또는 소오스 사이에 설치된 퓨즈가 절단되었다고하더라도, 프리차아지 트랜지스터는 자신의 게이트를 통해 칩의 동작모드와 스탠바이 모드시에 번갈아 하이와 로우레벨로 천이되는 프리셋 제어신호를 항상 수신하게 되는 상태이므로, 리크전류 패스를 제공할 수 있게 된다. 따라서, 스탠바이 상태에서 또는 동작상태에서 리크 전류를 완벽하게 원천적으로 차단하는 것은 매우 어렵게 된다.

따라서, 스탠바이 전류불량을 보다 적절히 해결할 수 있는 기술이 절실히 요망된다.

따라서, 본 발명의 목적은 상기한 종래의 문제를 해결할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 스탠바이 전류불량을 확실히 구제할 수 있는 스태틱 랜덤억세스 메모리를 제공함에 있다.

본 발명의 또 다른 목적은 결함난 비트라인에 전류패스가 형성되는 것을 원천적으로 금지시킬 수 있는 방법을 제공함에 있다.

본 발명의 또 다른 목적은 하드성 결함발생시 프리차아지 제어신호의 상태에 영향을 받음이 없이 하드성 결함을 구제할 수 있는 반도체 메모리 장치 및 그에 따른 구제방법을 제공함에 있다.

본 발명의 또 다른 목적은 스탠바이 상태에서 또는 동작상태에서 결함난 비트라인을 통하여 리크 전류가 흐르는 것을 차단하는 방법을 제공함에 있다.

상기한 목적들 및 타의 목적을 달성하기 위하여 본 발명의 일 아스팩트에 따른 노말 및 리던던시 메모리 셀들을 가지는 메모리 셀 어레이를 구비한 반도체 메모리 장치는:

제1상태의 제어신호에 응답하여 스탠바이 모드시에 상기 메모리 셀들에 연결된 대응 비트라인페어를 동작전원전압으로 프리차아지하기 위한 프리차아지부와;

스탠바이 전류불량이 있을 경우 프로그램되어 상기 제1상태와는 반대로 되는 제2상태의 제어신호를 인가되는 프리차아지 관련신호의 논리상태에 무관하게 영구적으로 생성하여 상기 프리차아지부의 제어단에 인가함에 의해, 결함있는 비트라인으로 상기 동작전원전압의 공급이 차단되어지도록 하기 위한 비트라인 차아징 제어부와;

상기 비트라인페어에 연결되며, 상기 동작전원전압의 공급이 차단된 비트라인페어의 포텐셜을 상보적으로 고정하여 억세스 모드시 셀전원전압이 결함있는 비트라인에 제공되는 것을 차단하는 비트라인 플로팅 방지부를 구비한다.

바람직하게, 상기 비트라인 차아징 제어부는, 상기 동작전원전압에 일단이 연결되고 커팅가능한 퓨즈와, 상기 퓨즈의 타단에 드레인과 게이트가 공통연결되고 소오스가 접지전원전압에 연결된 엔모오스 트랜지스터와, 상기 퓨즈의 타단에서 얻어진 논리상태와 상기 프리차아지 관련신호의 논리상태를 수신하여 낸드응답을 상기 제어신호로서 생성하는 낸드 게이트로 이루어질 수 있다. 또한, 바람직하게, 상기 비트라인 플로팅 방지부는, 드레인 단자가 공통으로 상기 동작전원전압에 연결되고 서로의 소오스 단자가 서로의 게이트단자에 연결되고 각 게이트 단자들은 대향되는 비트라인에 각기 연결된 크로스 커플 피모오스 트랜지스터 페어로 구성될 수 있다.

본 발명의 또 다른 아스팩트에 따라, 열방향의 비트라인페어들과 행방향의 워드라인들의 교차점마다 각기 접속된 복수의 노말 메모리 셀과, 스페어 비트라인페어들과 스페어 워드라인들의 교차점마다 각기 접속된 복수의 리던던시 메모리 셀을 가지는 메모리 셀 어레이를 구비한 스태틱 랜덤억세스 메모리에서의 스탠바이 전류불량을 구제하기 위한 방법은:

상기 비트라인페어에 동작전원전압을 공급하는 프리차아지부의 동작을 금지시키기 위해 미리 구비된 프로그램 수단을 프로그램하여 인가되는 프리차아지 관련신호의 논리상태에 무관하게 영구적으로 프리차아지 금지신호를 생성하는 단계와;

상기 동작전원전압의 공급이 차단된 비트라인페어의 포텐셜을 상보적으로 고정하여 억세스 동작모드시 셀전원전압이 결함있는 비트라인에 공급되는 전류패스를 차단하는 단계를 가짐을 특징으로 한다.

도 1은 컨벤셔날 기술에 따른 스탠바이 전류불량 리던던시 구조를 가지는 반도체 메모리 장치의 일부 회로도.

도 2는 본 발명의 일 실시예에 따른 스탠바이 전류불량 리던던시 구조를 가지는 반도체 메모리 장치의 일부 회로도.

도 3은 본 발명의 또 다른 실시예에 따른 스탠바이 전류불량 리던던시 구조를 가지는 반도체 메모리 장치의 일부 회로도.

상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.

먼저, 후술되어질 본 발명의 이해를 더욱 철저히 하려는 의도외에는 다른 의도 없이, 도 1을 참조하여 컨벤셔날 기술부터 설명하기로 한다. 도 1은 컨벤셔날 기술에 따른 스탠바이 전류불량 리던던시 구조를 가지는 반도체 메모리 장치의 일부 회로도이다.

도 1에 도시된 풀 씨모오스 타입 스태틱 랜덤억세스 메모리를 참조하면, 스탠바이(대기)동작시에 턴온되어 비트라인페어(B/LB,B/L)를 전원전압(Vcc)으로 고정하기 위한 프리차아지용 트랜지스터들(MP1,MP2)과, 열방향의 비트라인페어(B/LB,B/L)와 행방향의 워드라인들(W/L1,W/L2)의 교차점들에 각기 접속된 노말 메모리 셀들(MC1,MC2)이 나타나 있다. 하나의 단위 메모리 셀(MC1)은 워드라인(W/L1)에 게이트가 연결된 억세스용으로서의 패스 트랜지스터들(N1,N2)과, 셀전원전압(CVCC)과 접지간에 연결되고 크로스 커플된 인버터 래치구조를 이루는 구동 트랜지스터들(P1,N3, P2,N4)로 구성되어 있다. 비록, 도면에서는 1쌍의 비트라인에 2개의 메모리 셀이 접속된 것으로 나타나 있지만, 실제로는 복수의 메모리 셀이 상기 비트라인사이에 접속되어 메모리 셀 열을 구성하고 있고 이 메모리 셀의 열이 복수열로 배치되어 매트릭스 상태의 메모리 셀 어레이를 구성할 수 있다.

상기 비트라인페어(B/LB,B/L)중의 어느 하나의 라인이 제조공정상의 배선불량등의 요인에 의해 대기상태에서 접지(그라운드)전위을 갖는 배선과 쇼트(Short)될 경우에, 그 쇼트된 비트라인은 스탠바이 전류불량을 유발하게 된다. 이러한 하드성 결함은 반도체 메모리의 고집적화에 따라 알루미늄 배선등의 간격을 좁게 할수록, 발생확률이 높아진다. 상기 비트라인에 스탠바이 전류불량이 발생된 경우에컬럼단위의 리던던시 셀 대치동작만으로는 해결할 수 없다. 그러므로, 도 1에서는 전원전압(Vcc)에 연결된 퓨즈(F1)가 스탠바이 전류불량 구제기능을 위한 소자로서 설치되어 있다. 반도체 메모리의 제조공정중 웨이퍼 테스트단계에서 비트라인에 상기 스탠바이 전류불량이 존재하는 것으로 검사되었다면, 그에 대응되는 상기 퓨즈(F1)가 리페어 공정에서 레이저등의 광선으로써 절단되어진다. 이에 따라, 스탠바이 동작시에 상기 전원전압(Vcc)은 상기 프리차아지용 트랜지스터들(MP1,MP2)의 소오스에 인가되지 못하여 비트라인 전류소오스가 차단되므로, 상기 비트라인페어(B/LB,B/L)는 전원전압(Vcc)의 레벨로 프리차아지될 수 없다. 그러므로, 스탠바이 동작시 결함난 비트라인을 통하여 접지로 흐르는 전류는 없게 되어 스탠바이 전류불량은 구제된다.

그러나, 상기한 컨벤셔날 기술에 의한 스탠바이 전류불량 구제스킴은 비트라인을 플로팅(floating)한 상태로 행해지므로, 또 다른 경로로 형성된 전류패스를 통해 리크전류를 흐르게 할 수 있다. 즉, 상기 비트라인페어(B/LB,B/L)에 전원전압(Vcc)이 제공되는 것을 차단한 상태에서도, 억세스 동작시 메모리 셀(MC1)의 패스트랜지스터(N1,N2)의 게이트와 연결된 워드라인(W/L1)은 여전히 인에이블되므로, 구동 트랜지스터들(P1,P2)중의 하나가 턴온상태로 되는 조건을 제공한다. 이 경우에 턴온상태로 되는 구동 트랜지스터는 게이트로 로우 레벨의 전위를 받는 트랜지스터이다. 예를 들어, 구동 트랜지스터(P1)가 턴온상태로 되었다면 셀전원전압(CVCC)이 상기 패스 트랜지스터(N1)를 통해 노드(NO1)에 제공된다. 결국, 셀전원전압(CVCC)이 비트라인(B/LB)의 전류소오스가 되어 쇼트된 접지배선으로전류가 흐르게 된다. 따라서, 형성된 전류패스에 의해 칩에 과도한 전류결함이 발생되는 문제가 있다. 이 경우에 전류패스는 셀전원전압(CVCC)에서 결함난 비트라인으로 형성된다. 여기서, 상기 셀전원전압(CVCC)의 레벨은 상기 전원전압(Vcc)의 레벨과 통상적으로 동일하지만 사안이 다른 경우에 차이가 날 수 있다. 또한, 도 1에서 상기 프리차아지 트랜지스터들(MP1,MP2)은 자신의 게이트를 통해 칩의 동작모드와 스탠바이 모드시에 번갈아 하이와 로우레벨로 천이되는 프리차아지 제어신호(PBL)를 항상 수신하게 되는 상태이므로, 리크전류 패스를 제공할 수 있는 문제를 갖는다.

따라서, 전술한 종래기술의 문제와 상기한 컨벤셔날(conventional)기술에 따른 문제를 함께 해결하기 위해 본 발명의 일 실시예에서는 도 2와 같은 구성을 가진다.

도 2는 본 발명의 일 실시예에 따른 스탠바이 전류불량 리던던시 구조를 가지는 반도체 메모리 장치의 일부 회로도로서, 도 1에서도 보여지던 프리차아지용 트랜지스터들(MP1,MP2)과 노말 메모리 셀들(MC1,MC2)이외에, 비트라인 차아징 제어부(10)와, 비트라인 플로팅 방지부(20)가 더 구비됨을 알 수 있다. 비록, 도면에서는 1쌍의 비트라인에 2개의 메모리 셀이 접속된 것으로 나타나 있지만, 실제로는 복수의 메모리 셀이 상기 비트라인사이에 접속되어 메모리 셀 열을 구성하고 있고 이 메모리 셀의 열이 복수열로 배치되어 매트릭스 상태의 메모리 셀 어레이를 구성할 수 있다. 물론, 상기 메모리 셀 어레이는 도시되지 아니한 복수의 리던던시 메모리 셀을 포함한다.

일 예로서, 상기 비트라인 차아징 제어부(10)는, 동작전원전압에 일단이 연결되어 커팅가능한 퓨즈(F2)와, 상기 퓨즈(F2)의 타단에 드레인과 게이트가 공통연결되고 소오스가 접지전원전압에 연결된 엔모오스 트랜지스터(N10)와, 상기 퓨즈(F2)의 타단노드(N1)에서 얻어진 논리상태와 프리차아지 관련신호(PBLM)의 논리상태를 수신하여 낸드응답을 프리차아지용 제어신호로서 생성하는 낸드 게이트(NAN1)로 이루어진다. 상기 비트라인 차아징 제어부(10)는 제어신호 생성부로서 기능한다. 상기 퓨즈(F2)는 폴리실리콘 또는 메탈로 제조될 수 있으며, 퓨즈의 커팅은 레이저, 고전류, 또는 본 분야에 잘 알려진 또 다른 기술에 의해 행해질 수 있다. 바람직하기로는 도프드된 폴리실리콘 퓨즈를 사용시 레이저(LASER)에 의해 웨이퍼상태에서 블로잉(blowing)되게 하는 것이 좋다.

일 예로서, 상기 비트라인 플로팅 방지부(20)는, 드레인 단자가 공통으로 상기 동작전원전압(Vcc)에 연결되고 서로의 소오스 단자가 서로의 게이트단자에 연결되고 각 게이트 단자들은 대향되는 비트라인(B/LB, B/L)에 각기 연결된 크로스 커플(cross coupled) 피모오스(PMOS) 트랜지스터 페어(P10,P11)로 구성된다.

웨이퍼 상태에서의 테스트에 의해, 상기 비트라인페어(B/LB,B/L)중에서 하나라도 스탠바이 전류불량등과 같은 하드성 결함이 존재하는 것으로 검지되면, 이는 미리 설정된 리던던시 비트라인페어로써 대치된다. 그리고, 결함있는 비트라인페어(B/LB,B/L)에 대응되는 상기 퓨즈(F2)는 레이저빔등을 사용하는 퓨징작업에 의해 절단된다. 따라서, 임의의 비트라인이 접지전원전압의 레벨을 가지는 어떤 배선과 접촉되어진 경우에 수행하게 되는 퓨즈의 절단동작을 편의상 프로그램이라고 하면, 상기 비트라인 차아징 제어부(10)는 프로그램된 경우에 제2상태의 제어신호, 예컨대 논리적으로 "하이"레벨을 상기 프리차아지 관련신호(PBLM)의 논리상태에 무관하게 영구적으로 생성한다. 이는 프로그램된 경우에 트랜지스터(N10)의 드레인 노드(N1)가 로우레벨로 고정되어 있기 때문이다. 여기서, 상기 프리차아지 관련신호(PBLM)는 도 1의 프리차아지 제어신호(PBL)를 생성하기 위한 소오스 신호이다. 사안이 다를 경우에 상기 프리차아지 관련신호(PBLM)대신에 상기 프리차아지 제어신호(PBL)를 직접적으로 인가할 수 있다. 프로그램을 한 경우에 상기한 비트라인 차아징 제어부(10)의 구성에 의해 프리차아지용 트랜지스터들(MP1,MP2)의 게이트에는 하이레벨의 제어신호가 제공된다. 그럼에 의해, 종래기술 및 컨벤셔날 기술에서 프리차아지용 트랜지스터들(MP1,MP2)이 칩의 동작모드와 스탠바이 모드시에 번갈아 하이와 로우레벨로 천이되는 신호를 게이트로 항상 수신하게 되었던 것에 따른 문제가 말끔이 해소된다.

한편, 프로그램되지 아니한 경우에 상기 비트라인 차아징 제어부(10)는 상기 프리차아지 관련신호(PBLM)의 논리상태에 응답하는 출력을 제공한다. 스탠바이모드에서는 제1상태의 제어신호 예컨대 논리 "로우"가 낸드 게이트(NAN1)를 통해 생성되고, 리드 또는 라이트를 행하는 데이터 억세스 동작모드에서는 논리 하이가 생성된다.

상기한 비트라인 차아징 제어부(10)에 의해, 프리차아지용 트랜지스터들(MP1,MP2)로 구성된 프리차아지부는, 퓨즈 프로그램시 논리 하이를 항상 수신하므로, 상기 비트라인페어(B/LB,B/L)로 상기 동작전원전압(Vcc)의 공급이영구적으로 차단되어지도록 한다. 또한, 퓨즈 미프로그램시 상기 제1상태의 제어신호를 논리 로우레벨로서 수신시에는 턴온되어 비트라인페어(B/LB,B/L)가 동작전원전압(Vcc)의 레벨로 프리차아지되게 하고, 제2상태의 제어신호를 논리 하이로서 수신시 상기 비트라인페어(B/LB,B/L)로 상기 동작전원전압(Vcc)의 공급이 차단되어지도록 한다.

이제, 상기 비트라인 플로팅 방지부(20)의 기능 및 동작에 대하여 설명한다. 퓨즈 프로그램된 경우에 크로스 커플 피모오스(PMOS) 트랜지스터 페어(P10,P11)는 상기 동작전원전압(Vcc)의 공급이 차단된 비트라인페어(B/LB,B/L)의 포텐셜을 상보적으로 고정하여 억세스 동작모드시 셀전원전압(CVCC)이 결함있는 비트라인에 제공되는 것을 차단한다. 예컨대, 노드(NO1)가 논리 하이로 고정되면, 노드(NO2)가 논리 로우로 된다. 이 경우에 억세스 모드시에 메모리 셀(MC1)의 패스트랜지스터(N1)의 게이트와 연결된 워드라인(W/L1)이 인에이블되더라도, 상기 노드(NO1)가 하이레벨이므로 구동 트랜지스터(P1)는 턴온되지 못한다. 이에 따라, 셀전원전압(CVCC)이 상기 패스 트랜지스터(N1)를 통해 노드(NO1)에 제공될 수 있는 전류패스가 차단되므로 비트라인 플로팅이 방지된다.

한편, 퓨즈 미프로그램시의 스탠바이 동작모드에서는 상기 비트라인페어(B/LB,B/L)의 포텐셜이 같으므로 상기 비트라인 플로팅 방지부(20)는 상기 비트라인페어(B/LB,B/L)을 쇼트시키는 소자로서 기능하고, 억세스 동작 모드에서 상기 비트라인 플로팅 방지부(20)는 상기 비트라인페어(B/LB,B/L)의 포텐셜을 셀 데이터의 논리에 대응되게 고정시키는 작용을 한다.

도 3에는 본 발명의 또 다른 실시예에 따른 스탠바이 전류불량 리던던시 구조를 가지는 반도체 메모리 장치의 일부 회로가 보여진다. 도 3의 구성을 도 2의 구성과 비교시 상기 비트라인 플로팅 방지부(20)의 전원소오스를 상기 비트라인 차아징 제어부(10)의 출력으로 사용한 것만이 특이하다. 즉, 도 3에서는 도 2와 같이 동작전원전압(Vcc)을 비트라인 플로팅 방지부(20)의 소오스 전원으로서 사용하는 것이 아니라. 상기 낸드 게이트(NAN1)의 출력을 소오스 전원으로서 사용한 점이다.

상기한 구성에 따라, 결과적인 동작은 상기 도 2의 경우와 실질적으로 동일하다. 즉, 퓨즈 프로그램된 경우에 크로스 커플 피모오스(PMOS) 트랜지스터 페어(P10,P11)는 공통 소오스를 통하여 하이레벨을 수신한다. 이에 따라, 상기 동작전원전압(Vcc)의 공급이 차단된 비트라인페어(B/LB,B/L)의 포텐셜은 상보적으로 고정되어 도 2에서와 마찬가지의 작용에 의해 셀전원전압(CVCC)이 결함있는 비트라인에 제공되지 못한다.

한편, 퓨즈 미프로그램시의 스탠바이 동작모드에서는 크로스 커플 피모오스트랜지스터 페어(P10,P11)는 공통 소오스를 통하여 로우 레벨을 수신한다. 또한, 이 경우에 상기 비트라인페어(B/LB,B/L)의 포텐셜이 같으므로 피모오스 트랜지스터 페어(P10,P11)는 턴오프상태로 된다. 억세스 동작 모드에서 상기 비트라인 플로팅 방지부(20)는 하이 레벨을 수신하므로, 상기 비트라인페어(B/LB,B/L)의 포텐셜은 셀 데이터의 논리에 대응되게 고정된다.

따라서, 결함난 비트라인에 전류패스가 형성되는 것을 금지시키고, 결함발생시 프리차아지 제어신호의 상태에 영향을 받음이 없이 하드성 결함을 구제할 수 있게 된다.

상기한 바와 같이, 본 발명은 도면을 기준으로 예를들어 기술되었지만 이에 한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 풀 전원전압의 레벨로 비트라인 페어를 프리차아지 하는 것에 한정하여 설명하였으나, 하프 전원전압의 레벨로 프리차아지 하는 경우에도 응용될 수 있으며, 상기 비트라인 차아징 제어부 및 비트라인 플로팅 방지부의 세부적 구성은 여러 가지 변화와 변경이 가능함을 밝혀둔다.

상술한 바와 같이 본 발명에 따르면, 하드성 결함발생시 프리차아지 제어신호의 상태에 영향을 받음이 없이 스탠바이 전류불량등의 하드성 결함을 구제할 수 있는 효과가 있다. 따라서, 불량 칩의 발생을 줄여 제조 메이커의 수율관리 부담을 경감시키는 이점을 갖는다.

Claims

노말 및 리던던시 메모리 셀들을 가지는 메모리 셀 어레이를 구비한 반도체 메모리 장치에 있어서:

제1상태의 제어신호에 응답하여 스탠바이 모드시에 상기 메모리 셀들에 대응연결된 비트라인페어를 동작전원전압으로 프리차아지하기 위한 프리차아지부와;

스탠바이 전류불량이 있을 경우 프로그램되어 상기 제1상태와는 반대로 되는 제2상태의 제어신호를 인가되는 프리차아지 관련신호의 논리상태에 무관하게 영구적으로 생성하여 상기 프리차아지부의 제어단에 인가함에 의해, 결함있는 비트라인으로 상기 동작전원전압의 공급이 차단되어지도록 하기 위한 비트라인 차아징 제어부와;

상기 비트라인페어에 연결되며, 상기 동작전원전압의 공급이 차단된 비트라인페어의 포텐셜을 상보적으로 고정하여 억세스 모드시 셀전원전압이 결함있는 비트라인에 제공되는 것을 차단하는 비트라인 플로팅 방지부를 구비함을 특징으로 하는 장치.
제1항에 있어서, 상기 비트라인 차아징 제어부는, 상기 동작전원전압에 일단이 연결되고 커팅가능한 퓨즈와, 상기 퓨즈의 타단에 드레인과 게이트가 공통연결되고 소오스가 접지전원전압에 연결된 엔모오스 트랜지스터와, 상기 퓨즈의 타단에서 얻어진 논리상태와 상기 프리차아지 관련신호의 논리상태를 수신하여 낸드응답을 상기 제어신호로서 생성하는 낸드 게이트로 이루어짐을 특징으로 하는 장치.
제1항에 있어서, 상기 비트라인 플로팅 방지부는, 드레인 단자가 공통으로 상기 동작전원전압에 연결되고 서로의 소오스 단자가 서로의 게이트단자에 연결되고 각 게이트 단자들은 대향되는 비트라인에 각기 연결된 크로스 커플 피모오스 트랜지스터 페어로 구성됨을 특징으로 하는 장치.
제1항에 있어서, 상기 메모리 셀은 풀 씨모오스 트랜지스터 셀임을 특징으로 하는 장치.
열방향의 비트라인페어들과 행방향의 워드라인들의 교차점마다 각기 접속된 복수의 노말 메모리 셀과, 스페어 비트라인페어들과 스페어 워드라인들의 교차점마다 각기 접속된 복수의 리던던시 메모리 셀을 가지는 메모리 셀 어레이를 블록단위로 구비한 스태틱 랜덤억세스 메모리에 있어서:

프로그램되기 이전에는 프리차아지 관련신호의 논리상태에 응답하여 제1상태의 제어신호를 생성하며, 상기 비트라인페어들중 임의의 비트라인이 접지전원전압의 레벨을 가지는 배선과 접촉되어진 경우에만 프로그램되어 상기 제1상태와는 반대논리상태의 제2상태의 제어신호를 상기 프리차아지 관련신호의 논리상태에 무관하게 영구적으로 생성하는 제어신호 생성부와;

상기 제1상태의 제어신호에 응답하여 상기 비트라인페어를 동작전원전압으로 프리차아지하고, 상기 제2상태의 제어신호에 응답하여 상기 비트라인페어로 상기 동작전원전압의 공급이 차단되어지도록 하기 위한 프리차아지부와;

상기 비트라인페어에 연결되며, 상기 동작전원전압의 공급이 차단된 비트라인페어의 포텐셜을 상보적으로 고정하여 억세스 동작모드시 셀전원전압이 결함있는 비트라인에 제공되는 것을 차단하고, 스탠바이 전류불량이 없는 경우의 억세스 동작 모드에서 상기 비트라인 페어의 포텐셜을 셀 데이터의 논리에 대응되게 고정하는 비트라인 플로팅 방지부를 구비함을 특징으로 하는 스태틱 랜덤억세스 메모리.
제5항에 있어서, 상기 제어신호발생부는, 상기 동작전원전압에 일단이 연결되고 레이저빔으로 커팅가능한 폴리실리콘 계열의 퓨즈와, 상기 퓨즈의 타단에 드레인과 게이트가 공통연결되고 소오스가 접지전원전압에 연결된 엔모오스 트랜지스터와, 상기 퓨즈의 타단에서 얻어진 논리상태와 상기 프리차아지 관련신호의 논리상태를 수신하여 낸드응답을 상기 제어신호로서 생성하는 낸드 게이트로 이루어짐을 특징으로 하는 스태틱 랜덤억세스 메모리.
제6항에 있어서, 상기 비트라인 플로팅 방지부는, 드레인 단자가 공통으로 상기 낸드 게이트의 출력에 연결되고 서로의 소오스 단자가 서로의 게이트단자에 연결되고 각 게이트 단자들은 대향되는 비트라인에 각기 연결된 크로스 커플 피모오스 트랜지스터 페어로 구성됨을 특징으로 하는 스태틱 랜덤억세스 메모리.
제7항에 있어서, 상기 메모리 셀은 풀 씨모오스 트랜지스터 셀임을 특징으로 하는 스태틱 랜덤억세스 메모리.
제8항에 있어서, 상기 프리차아지부는 소오스들이 공통으로 상기 동작전원전압에 연결되고 게이트들이 공통으로 상기 제어신호를 수신하며 드레인들이 각기 상기 비트라인페어에 연결된 피모오스 트랜지스터 페어로 구성됨을 특징으로 하는 스태틱 랜덤억세스 메모리.
열방향의 비트라인페어들과 행방향의 워드라인들의 교차점마다 각기 접속된 복수의 노말 메모리 셀과, 스페어 비트라인페어들과 스페어 워드라인들의 교차점마다 각기 접속된 복수의 리던던시 메모리 셀을 가지는 메모리 셀 어레이를 구비한스태틱 랜덤억세스 메모리에서의 스탠바이 전류불량을 구제하기 위한 방법에 있어서:

상기 비트라인페어에 동작전원전압을 공급하는 프리차아지부의 동작을 금지시키기 위해 미리 구비된 프로그램 수단을 프로그램하여 인가되는 프리차아지 관련신호의 논리상태에 무관하게 영구적으로 프리차아지 금지신호를 생성하는 단계와;

상기 동작전원전압의 공급이 차단된 비트라인페어의 포텐셜을 상보적으로 고정하여 억세스 동작모드시 셀전원전압이 결함있는 비트라인에 공급되는 전류패스를 차단하는 단계를 가짐을 특징으로 하는 방법.
열방향의 비트라인페어들과 행방향의 워드라인들의 교차점마다 각기 접속된 복수의 풀 씨모오스 타입 노말 메모리 셀과, 스페어 비트라인페어들과 스페어 워드라인들의 교차점마다 각기 접속된 복수의 리던던시 메모리 셀을 가지는 메모리 셀 어레이를 구비한 스태틱 랜덤억세스 메모리에서 결함난 비트라인을 통하는 전류패스를 차단하기 위한 방법에 있어서:

상기 비트라인페어에 동작전원전압을 공급하는 프리차아지부의 동작을 금지시키기 위해 미리 구비된 퓨즈를 절단하여 인가되는 프리차아지 관련신호의 논리상태에 무관하게 영구적으로 프리차아지 금지신호를 생성하는 단계와;

상기 동작전원전압의 공급이 차단된 비트라인페어의 포텐셜을 상보적으로 고정하여 스탠바이 및 억세스 동작모드시 상기 비트라인페어의 플로팅이 금지되게 함에 의해 셀전원전압이 결함있는 비트라인으로 공급되지 못하도록 전류패스를 차단하는 단계를 가짐을 특징으로 하는 방법.