KR20010075505A - 프레임 비율 변환 회로 - Google Patents

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마이클 골위저, 호레스트 쉐퍼
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Abstract

본 회로는 각 픽셀에 대한 동작을 찾아내기위한 제 1상태와 각 픽셀들에 대한 정지를 검출하기위한 제 2상태를 가지며 픽셀 동작 신호들을 생성하기위한 제 1디바이스(31)와, 인접한 픽셀들의 일치 상태로부터 차이점을 무시하는 상태와 같은 방식으로 동작값을 생성하기위해 상기 픽셀 동작 신호들을 수정하는 수단의 제 2디바이스(32)를 포함하는 동작 검출기(31)를 가지는 것으로 구별된다.

Description

프레임 비율 변환 회로{CIRCUIT FOR TRANSFORMING AN IMAGE RATE}
이러한 종류의 회로들은 일반적으로 텔레비젼 수상기의 상기 필드 반복 주파수를 50 또는 60 Hz인 두배로 하는데 사용되며, 이러한 방법은 상기 큰-영역 플리커링(flickering)을 줄이고, 전체적으로 부드러운 화면을 생성하기위한 것이다.
프레임 비율 변환을 위해서, 정적 방법들의 한가지 방법과 동적-적응 그리고/또는 동적-보상 방법들의 상이한 방법으로 이들을 비교한다.
정적 방법에 있어서, 상기 두가지 필드들(A와 B)은 도 7에 도시된 바와 같이, 복제되고, 순차적(AABB, 도 7a)이거나 삽입적(ABAB, 도 7b)인 방법 중 하나로 재생된다. AABB 재생은 비록 대단히 좋은 동작 표시가 가능하더라도, 경계 플리커링은 이러한 방법으로는 감소시킬 수 없다는 단점을 가진다. 그러나, 이와 비교하여, 상기 프레임의 실용적 복제 수단인 ABAB 래스터(raster) 순서의 이용은 고정 화상에서 경계 플리커링을 줄일 수 있다. 한편, 이러한 재생 방법으로는 동화상에는 대처할 수 없다.
또한, 도 8에 도시한 정적 방법들은 AA*B*B 래스터 순서와, 선형 혹은 비선형 방법을 이용하여 계산된 상기 A* 및 B* 필드들로 동작되는 것으로 알려져있다. 예를 들어서, 이러한 용도에 대한 중간(median) 필터들의 사용이 공지되어 있으며, 상기 필드들(A*)n과 (B*)n은 상기 필드들 An과 Bn, 그리고 Bn과 An+1, 각각의 보간법(interpolation)으로 생성된다는 것을 이용한다. 상기 적절한 필드 보간법은 도 9에 그 원리를 예시한다. 상기 동작 검출기 블록은 상기 그림의 존재에 관한 정보 만을 생성하며, 상기 동작 평가기(estimator) 블록 역시 상기 크기와 상기 동작의 방향에 관한 정보 만을 결정한다. 상기 정보는 상기 프레임 비율 변환을 개선하는데 다양한 방법으로 사용될 수 있다. 예를 들어서, 상기 정보에 따라서, 픽셀이나 프레임 기반에서 상기 언급한 두가지 정적 방법들 간을 스위칭할 수 있다.
그러나, 이러한 방법들 모두의 단점은 이들이 대단히 복잡하고, 특히 만일 다양한 래스터 또는 필드 순서들과 보간법 사이의 동작-종속 스위칭이 실시되어야 한다면 더욱 복잡하다는 것이다.
본 발명은 두배의 프레임 비율(frame rate)로 필드(field) 순서를 스위칭하기위해 동작되도록 할 수 있는 디바이스를 수단으로하여 픽셀들의 동작 값을 생성하기위한 동작 검출기를 가지는 동작-적응 방법을 이용하는 비디오 신호 재생의 프레임 비율(필드 반복(repetition) 주파수) 변환 회로에 관한 것이다.
상세한 설명들, 특징들 및 본 발명의 이점들은 다음의 참조 도면들과 바람직한 실시예의 설명으로부터 알 수 있을 것이다.
도 1은 본 발명에 따르는 회로의 블록 다이어그램을 도시한다.
도 2는 본 발명에 따르는 회로의 제 1디바이스 블록 다이어그램을 도시한다.
도 3은 상기 제 1디바이스 구성요소의 블록 다이어그램을 도시한다.
도 4는 상기 제 1디바이스의 다른 구성요소 블록 다이어그램을 도시한다.
도 5는 본 발명에 따르는 회로의 제 2디바이스 블록 다이어그램을 도시한다.
도 6a에서 6g는 본 발명에 따라 동작 값의 생성을 예시하는 픽셀 보정들을도시한다.
도 7a, b는 프래임을 두배로하기위서 정적 방법의 수단으로 표시되는 필드들을 이용하는 공지된 다양한 래스터 순서를 도시한다.
도 8은 정적 방법을 이용하는 삽입된 필드의 표시와 생성을 보인다.
도 9는 동작-적응 그리고/또는 동작-보상 방법을 이용하는 필드들의 생성 및 표시를 보인다.
그래서, 본 발명은 비교적 간단한 방법으로 달성할 수 있으며, 특히 동화상에서 상당히 좋은 화면 품질을 얻는데 사용하는 처음 언급했던 종류의 회로를 제공하기위한 목적을 기반으로 한다.
제 1항에 따르면, 본 목적은 각 픽셀에 대한 동작을 찾아내기위한 제 1상태와 각 픽셀들에 대한 정지를 검출하기위한 제 2상태를 가지며 픽셀 동작 신호들을 생성하기위한 제 1디바이스와, 인접한 픽셀들의 일치 상태로부터 차이점을 무시하는 상태와 같은 방식으로 동작값을 생성하기위해 상기 픽셀 동작 신호들을 수정하는 수단의 제 2디바이스를 포함하는 동작 검출기를 가지는 처음 언급했던 종류의 회로에 의해서 달성된다.
이러한 해법 특유의 이점은 이전 프레임에 대해 계산된 동작 값의 궤환이 필요 없다는 것이다. 또한, 본 발명에 따라 생성되는 상기 동작 값에 의해 간단한 스위칭 전환이 실시될 수 있기 때문에, 상이한 필드 순서로 방법을 조합하기위해 일반적으로 필요한 곱셈기가 필요 없다. 또한, 본 발명에 대한 상기 픽셀 동작 신호들의 보정은 심지어 작은 물체의 빠른 동작도 검출할 수 있고, 이를 고려하여 동작 값을 생성한다.
상기 종속 항들의 내용은 본 발명의 이로운 개선들을 포괄한다.
이러한 종속항들에 따라서, 제 1 및 제 2상태를 결정하기 위해서, 상기 제 1디바이스는 라인 차이점의 기능으로 필드 차이점들의 평가(assessment)에 대한 제어되는 특징들을 생성하기위한 유닛들을 가지는 것이 바람직하며, 만일 상기 라인 차이점들이 작으면 그 동작 민감성이 높아지고, 만일 상기 라인 차이점들이 크면 상기 동작 민감성은 줄어든다.
또한, 상기 제 1디바이스는 라인과 필드의 차이점들을 형성하기위한 회로 유닛들을 가지는 것이 바람직하며, 상기 필드 차이점들은 상기 픽셀 동작 신호들을 생성하기 위해서 OR 게이트 수단으로 논리적으로 병합되는 1비트 신호들 상에 적용하거나 맵핑하는 라인 차이점들 각각의 제어되는 특성들을 생성하기위한 유닛들에 의해서 평가된다.
1비트 제어 신호의 생성은 간단한 방법으로 각 픽셀에 대한 두개의 상이한 필드 순서들 간을 스위칭할 수 있도록 한다.
또한, 상기 제 2디바이스는 후속 픽셀의 처리에 사용되는 이전에 보정된 상태들 이용하여, 만일 상기 모든 인접 픽셀들의 동작 신호들이 상기 제 2상태라면, 상기 제 1상태가 상기 제 2상태로 바뀌는 방식으로 각 픽셀의 동작 신호들을 처리하는 제 1회로 유닛을 포함하는 것이 바람직하다.
이는 적절한 기준과 동작 값을 채우고 지우는 것에 의한 화면의 균일화를 이용하여 상기 픽셀 동작 신호들을 2차원적으로 보정하며, 이는 더 나은 화면 품질을 가져온다.
본 발명은 만일 동작 검출기가 픽셀의 동작 상태에 관한 픽셀 정보를 제공한다면 상당히 좋은 화면 품질이 달성될 수 있으며, 상기 정보는 각 동작 상태에 대해 최적화 된 상이한 두개의 방법 간을 스위칭시키는데 사용될 수 있다는 지식을 기반으로 한다. 이는 만일 상기 정지 화상 부분들이 래스터 순서(필드 순서) ABAB를 이용하여 표시되고, 상기 동화상 부분들은 상기 래스터 순서 AA*B*B를 이용하여 표시되는 경우, 도입부에서 기 성병한 바와 같이 특히 적절하다. 해당 픽셀-종속 스위칭은 두개의 재생 종류가 병합된 것에도 이점이 있다.
도 1은 본 발명에 따르는 회로의 블록 다이어그램을 보인다. 상기 회로는 직렬로 연결된 제 1필드 메모리(1), 제 2필드 메모리(2)와 동작 검출기(3)를 포함한다. 상기 동작 검출기는 픽셀 동작 신호들을 생성하기위한 제 1디바이스(31), 그리고 그로부터 동작 값을 생성할 수 있는 제 2디바이스(32)를 포함한다.
상기 회로의 입력에 인가되는 상기 필드 신호들은 상기 제 1 및 제 2필드 메모리들(31, 32)에 버퍼-저장되고, 순차적으로 제 1, 제 2 그리고 제 3 필드(A, B,C)로서 상기 동작 검출기(3)의 제 1디바이스(31)에 제공된다.
상기 제 1디바이스(31)는 픽셀-픽셀 상호간에 결합되고 계산되는 상이한 여러가지 값들을 형성하고, 필터링을 실시하는데 사용된다. 이는 픽셀 동작 신호가 만들어지며, 각 픽셀들은 해당 픽셀이 움직이는 것으로 간주되는 제 1상태로 표시되고, 정지로 분류되는 제 2상태 픽셀로 표시된다.
상기 제 2디바이스(32)는 상기 픽셀 동작 신호들의 상태를 순차적으로 처리하는데 사용된다. 이러한 후속 처리의 목적은 상기 동작 및 정지 화상 영역들을 균일화 하기위한 것이다. 이러한 목적으로, 상기 제 2상태인 상기 픽셀 동작 신호들이 속하는 비교적 큰 영역 내에 있는, 상기 제 1상태인 상기 픽셀 동작 신호들 이 속하는 개별적인 작은 영역들은 제거되거나 제 2상태로 변화된다.
반대로, 상기 제 2상태로 할당되고 상기 제 1상태인 픽셀들로 어떤 영역 내에 위치되는 개별적인 픽셀들은 상기 제 1상태에 할당된다. 이는 동작하는 것으로 식별되고 동화상 부분들에 해당하는 균일한 영역들이 된다.
상기 후속 공정은 매우 불안한 구조들을 유발할 수 있는, 도 7a와 7b를 참조하여 도입부에 설명한 두가지 래스터 방법들 간의 지속적인 스위치를 하지않는 정적인 방식으로 동작하는 다운스트림(downstream) 100Hz 변환기(전환 스위치)에 특히 유용하다.
도 2는 상기 제 1디바이스(31)의 해당 블록 다이어그램을 도시한다. 상기 제 1디바이스(31)는 상기 제 1필드(A)가 적용되는 제 1회로 유닛(311)과, 제 2필드(B)가 적용되는 제 2회로 유닛(312)을 포함한다. 상기 두가지 회로 유닛들(311, 312)은 라인 차이점들을 형성하는데 각각 사용된다. 상기 유닛(320)은 상기 두 시간의 최대 차이점들을 형성한다. 또한, 제 3, 4 그리고 5회로 유닛(313, 314 그리고 315)이 제공되며, 이들은 각각 프레임 차이점들을 생성하기위해 사용된다. 상기 제 1 및 제 2필드들(A, B)은 상기 제 3회로 유닛(313)에 적용된다. 상기 제 4회로 유닛(314)에는 제 1 및 제 3필드들(A, C)이 제공되는 반면, 상기 제 2 및 제 3 필드들(B, C)은 제 5회로 유닛(315)에 적용된다.
상기 제 3, 제 4 그리고 제 5회로 유닛들은 제어되는 특성들을 생성하기위해서 개별적으로 제 1, 제 2 그리고 제 3유닛(316, 317, 318)과 연결된다. 이러한 "특성 제어기들"의 출력들은 OR게이트(319)를 이용하여 논리적으로 연결된다. 상기 유닛(320)으로부터의 출력은 모든 특성 제어기들에 적용된다.
상기 특성 제어기들은 상기 픽셀 동작 신호들을 생성하기위해서 1-비트 신호들로 생성되는 상기 프레임 차이들(A-B, A-C 그리고 B-C)에 대응된다. 이는 상기 필드들(A와 B)로부터 라인 차이점들의 기능으로서 상기 프레임 차이점들을 평가하는 것으로 실시된다. 이러한 경우에 있어서, 만일 상기 라인 차이점들이 작다면 상기 민감성은 증가될 것이고, 만일 상기 라인 차이점들이 크다면 상기 민감성은 줄어들 것이다. 상기 특징들은 룩-업 테이블(look-up table)로부터 편의상 얻을 수 있을 것이다. 상기 필드들(A와 B) 간의 시간 차이점들의 최대값은 상기 모든 프레임 차이점들을 제어한다.
그로인해, 3가지 상이한 상기 프레임 차이점들의 평가는 이것이 아주 작은 물체가 매우 빠르게 이동하는 것도 검출할 수 있으므로 대단한 이점이 된다.
개별적으로 라인 차이점들을 형성하기위한 상기 제 1및 제 2 회로 유닛들(311과 312)이 도 3에서 자세히 도시된다. 이러한 두 회로 유닛들 각각은 각 경우 입력과 연결되는 한개의 제 1라인 메모리(3110)와, 그 출력과 연결되는 제 2라인 메모리(3111)를 포함한다. 또한, 제 1감산기(3112)가 제공되고, 이는 상기 회로 유닛의 입력과 연결되며, 상기 제 1라인 메모리(3110)의 출력과 연결된다. 제 2감산기(3113)는 상기 제 1라인 메모리(3110)의 출력과 연결되고, 상기 제 2라인 메모리(3111)의 출력과 연결된다. 상기 제 1감산기(3112)의 출력은 크기 형태(magnitude formation)에 대한 제 1유닛(3114)과 연결되고, 반면에 상기 제2 감산기(3113)의 출력은 크기 형태를 위해서 제 2유닛(3115)과 연결된다. 크기 형태를 위한 상기 제 1및 제 2유닛들의 출력들은 최대-값 결정을 위해서 유닛(3116)에 같이 연결되고, 그 출력 신호는 제 1감쇠기(attenuator)(3117)와 그에 후속하는 제 1저역통과 필터(3118)를 거쳐서 그 임계값(threshold value)들이 적용되는 상기 특성 제어기(316)에 적용된다.
도 4는 프레임 차이점들을 생성하기 위한 상기 회로 유닛들(313, 314, 315)의 구조를 자세히 도시한다. 이들은 제 1 및 제 2수직 필터(3130, 3131)을 가지며, 이들의 출력들은 제 3감산기(3132)와 연결된다. 상기 제 3감산기(3132)의 출력은 제 2저역통과 필터(3133)의 입력과 연결된다. 그 출력 신호는 크기 형태에 대한 제 3유닛(3134)과 그에 후속하는 제 2감쇠기(3135)를 지나 리미터(limiter)(3136)에 제공된다.
상이한 래스터 위치의 필드들은 각 경우 상기 제 1 및 제 3회로 유닛들(313,315)에서 처리된다. 이는 상기 수직 필터들(3130, 3131)이 상기 래스터 위치로 이동하고, 그로인해 이러한 절차 후 상기 두 필드들은 동일한 래스터 위치가 된다는 것을 고려한다. 반면에, 상기 동일한 래스터 위치의 필드들은 상기 제 2회로 유닛(314)에서 처리된다. 이러한 경우, 오직 저역 통과 필터링 만이 상기 수직 방향에서 실시된다. 이러한 경우 상기 래스터 위치는 변화없이 남아있다.
동작 값들에 대한 상기 픽셀 동작 신호들의 보정 혹은 순차적인 처리를 이용하는 상기 제 2디바이스(32)는 도 5에 자세히 도시되며, 도 6a에서 6h를 참조하여 설명될 것이다. 이러한 후속 처리는 다수의 단계들로 실시된다.
제 1보정 유닛(321)은 제 2상태(정지)인 픽셀 동작 신호들의 주변 영역에서 제 1상태(동작)인 개별적인 픽셀 동작 신호들의 제 1삭제(수평 처리)를 실시한다. 구체적으로, 이러한 경우, 동작 물체들이 일반적으로 커다랗게 확장되기 때문에 상기 제 1디바이스(31)에 의해 부정확하게 분류될 가능성이 높다. 이러한 상태를 보정하기 위해서, 전체 화면 상에 마스크가 위치되고 각 픽셀 동작 신호가 삭제되어야 하는지 아닌지를 결정한다. 상기 마스크는 도 6a에서 간략하게 도시된다.
만일 모든 주변 신호들(a, b 그리고 c)이 제 2상태를 나타내고 있다면, 제 1상태의 현재 픽셀 동작 신호(A)는 삭제되거나 제 2상태로 변경된다. 상기 보정된 신호(A)는 상기 후속 신호의 보정에서 상기 지점(b)이 되고, 즉 이동 다음에는 상기 마스크가 한 픽셀 오른쪽으로 간다. 상기 지점(A)에서의 보정 값은 역시 상기 신호(A)의 바로 아래 위치되는 상기 신호의 보정으로 사용된다. 이 의미는 상기 값이 한번 연산되면, 이들은 상기 후속 보정에 대한 입력 값들로서 재귀적으로 다시사용된다. 이는 상기 삭제 알고리즘이 매우 효율적으로 동작한다는 것을 의미한다.
제 2보정 유닛(332)은 라인들 삭제(수직 처리)를 위해 사용된다. 이러한 경우, 각 경우의 후속 블록은 개별적인 수평 연속 라인들을 삭제한다. 상기 보정은 각 픽셀에 대해 실시된다. 도 6b에서 보인 상기 마스크가 사용된다.
만일 상기 하나 및 두개 라인들 상부와 한개 라인 하부의 상기 신호들이 제 2상태라면, 상기 현재 픽셀의 픽셀 동작 신호(A)는 제 2상태로 바뀐다 이러한 경우 재귀적이지 않은 처리가 사용된다.
그 다음, 제 3보정 유닛(323)은 도 6c에 도시되는 해당 마스크를 이용하여 픽셀 동작 신호들의 초기 삽입(수평 처리)을 실시한다.
상기 처음 두 단계들 후, 상기 수평 방향으로 두 픽셀들의 확장을 가지는 개별적인 설정 픽셀 동작 신호들이 여전히 존재한다. 이들은 제 4보정 유닛(324)에의해 나중에 삭제될 것이다. 그러나, 동작 물체 내부에, 당연히 삭제되지 않아야만 하는 두가지 집단들이 존재한다. 상기 보정 픽셀들은 비교적 큰 동작 물체들 내부에 위치하기 때문에, 그 바로 인접 부위들에 제 1상태인 다수의 픽셀 동작 신호들이 항상 존재한다. 그래서, 상기 삭제 과정은 상기 제 1상태인 픽셀 동작 신호들을 이용하여 이들 간의 간격들을 채우는 것으로 방지될 수 있다. 이는 상기 수평적으로 인접한 픽셀 동작 신호들(a, b, c 그리고 d)을 고려하는 것으로 상기 제 3보정 유닛(323)에 의해 실시될 수 있다. 만일 상기 신호들(a 또는 A) 중 하나가 설정되면, 상기 신호들(b, c, d) 중 하나가 동시에 설정되고, 그 다음 상기 현재 픽셀 동작 신호는 상기 제 1상태로 바뀐다. 이러한 알고리즘은 재귀적으로 동작하고, 다시말해서 상기 보정의 결과는 상기 다음 보정에 대한 지점으로 사용된다.
제 4보정 유닛(324)은 픽셀 동작 신호들의 제 2삭제(수평 처리)를 실시한다. 이러한 과정은 도 6d에 예시된다. 만일 상기 주변 픽셀 신호들(a, b, c, d)이 상기 제 1상태라면, 상기 현재 픽셀 동작 신호(A)는 상기 제 2상태가 된다. 상기 알고리즘 역시 재귀적으로 동작한다.
제 5보정 유닛(325)은 상기 픽셀 동작 신호들을 확장(수평 처리)한다. 이는 도 6e에 예시된다. 상기 단계는 각 경우에서 상기 수평 방향의 오른쪽 및 왼쪽 경계들에서 한 픽셀 증가된 제 1상태의 픽셀 동작 신호들의 영역을 만든다. 상기 세가지 동작 신호들(a, A 그리고 b)에 대한 간단한 OR 논리 연산이 이러한 목적으로 사용된다. 이러한 경우의 처리는 재귀적이 아니다.
그 다음, 도 6f에 따라서, 제 6보정 유닛(326)은 상기 수직 방향에서 한 라인에 의해서 확대되는 제 1상태의 영역을 이용하여 라인 확장(수직 처리)을 실시한다.
이제, 제 7 및 제 8보정 유닛들(327과 328)은 상기 제 1상태에서 픽셀 동작 신호들을 삽입하는 것으로 상기 동작 영역들을 균일화한다. 상기 이전 단계들을 통해 원하지 않는 동작 신호들이 제거되고, 그로 인해서 균일하지 않은 동작 화면 영역들은 대체적인 방식으로 채워질 수 있다.
상기 제 7보정 유닛(327)은 픽셀 동작 신호들에 대한 제 2삽입 처리를 실시하고, 이는 도 6g에 도시된다. 상기 단계는 수평 방향으로 동작된다. 만일 상기 기 처리된 값(a) 또는 현재 값(A)이 설정되고, 상기 값들(b, c, d, e, f, g 또는 h)이동시에 설정되면, 상기 현재 값은 상기 제 1상태가 된다. 처리는 재귀적으로 실시된다.
마지막으로, 상기 제 8보정 유닛(328)은 라인들을 삽입(수직 처리)한다. 이는 도 6h에 예시된다. 만일 상기 처음 2개 라인들 중 하나에서 두 값들이 설정되고 후속하는 4개 라인들 중 하나에서 두 값들이 동시에 설정되면, 상기 현재 픽셀 동작 신호(A)는 상기 제 1상태가 된다. 처리는 이러한 경우 역시 재귀적으로 실시된다. 그래서, 상기 값들(a, b, c 그리고 d)은 이미 보정된 값들이다.
전체적으로, 상기 픽셀 동작 신호들은 결과적으로 보정되고 그로인해 응집적으로(cohesively) 동작하는지 정지하는지를 정의하고, 서로 선명하게 묘사되는 균일한 화상 영역들을 정의하는 동작 값들이 생성된다.

Claims (7)

  1. 두배의 프레임 비율(frame rate)로 필드(field) 순서를 스위칭하기 위해 동작되도록 할 수 있는 디바이스를 수단으로하여 픽셀들의 동작 값을 생성하기위한 동작 검출기를 가지는 동작-적응 방법을 이용하는 비디오 신호 재생의 프레임 비율(필드 반복(repetition) 주파수) 변환 회로에 있어서,
    각 픽셀에 대한 동작을 찾아내기위한 제 1상태와 각 픽셀들에 대한 정지를 검출하기위한 제 2상태를 가지며 픽셀 동작 신호들을 생성하기위한 제 1디바이스(31)와, 인접한 픽셀들의 일치 상태로부터 차이점을 무시하는 상태와 같은 방식으로 동작값을 생성하기위해 상기 픽셀 동작 신호들을 수정하는 수단의 제 2디바이스(32)를 포함하는 동작 검출기(31)를 가지는 것을 특징으로 하는 프레임 비율 변환 회로.
  2. 제 1항에 있어서,
    제 1 및 제 2상태를 결정하기 위해서, 상기 제 1디바이스(31)는 라인 차이점의 기능으로 필드 차이점들의 평가(assessment)에 대한 제어되는 특징들을 생성하기위한 유닛들(316, 317, 318)을 가지며, 만일 상기 라인 차이점들이 작으면 그 동작 민감성이 높아지고, 만일 상기 라인 차이점들이 크면 상기 동작 민감성이 줄어드는 것을 특징으로 하는 프레임 비율 변환 회로.
  3. 제 2항에 있어서,
    상기 제 1디바이스(31)는 라인과 필드의 차이점들을 형성하기위한 회로 유닛들(311, 312, 313, 314, 315)을 가지며, 상기 필드 차이점들은 상기 픽셀 동작 신호들을 생성하기 위해서 OR 게이트 수단으로 논리적으로 병합되는 1비트 신호들 상에 적용하거나 맵핑하는 라인 차이점들 각각의 제어되는 특성들을 생성하기위한 유닛들(316, 317, 318)에 의해서 평가되는 것을 특징으로 하는 프레임 비율 변환 회로.
  4. 제 2항 또는 제 3항에 있어서,
    상기 제 3, 제 4 그리고 제 5회로 유닛(313, 314, 315)은 제 1, 제 2 그리고 제 3 필드로부터 3필드 차이점들을 생성하기위해 사용되며, 다시 말해서 제어되는 특성들을 생성하기위한 상기 유닛들(316, 317, 318)은 상기 제 1 및 제 2필드로부터 상기 라인 차이점 최대값을 이용하여 제어되는 것을 특징으로 하는 프레임 비율 변환 회로.
  5. 이전 청구항들 중 하나에 따르는 회로에 있어서,
    상기 제 2디바이스(32)는 후속 픽셀의 처리에 사용되는 이전에 보정된 상태들 이용하여, 만일 상기 모든 인접 픽셀들의 동작 신호들이 상기 제 2상태라면, 상기 제 1상태가 상기 제 2상태로 보정되는 방법으로 각 픽셀의 동작 신호들을 처리하는 제 1보정 유닛(321)을 포함하는 것을 특징으로 하는 프레임 비율 변환 회로.
  6. 이전 청구항들 중 하나에 따르는 회로에 있어서,
    상기 제 2디바이스(32)는 만일 상기 하나 및 두개 라인들 상부와 한개 라인 하부의 상기 신호들이 제 2상태라면, 상기 제 1상태가 상기 제 2상태로 보정되는 방법으로 한 라인의 모든 동작 신호들을 처리하는 제 2보정 유닛(322)을 포함하는 것을 특징으로 하는 프레임 비율 변환 회로.
  7. 제 6항에 있어서,
    상기 제 2디바이스(32)는 제 1상태인 동작 신호들을 삽입하는 것을 통해서 동작 화면 영역들을 균일하게하는 것을 수단으로하는 보정 유닛들(327, 328)을 더 포함하는 것을 특징으로 하는 프레임 비율 변환 회로.
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