KR20010070151A - 반도체 집적 회로의 신뢰성 검증 방법 및 셀 라이브러리데이터베이스 - Google Patents

Abstract

대규모의 반도체 집적 회로에 대해 검증 누설없이 신뢰성 검증을 행할 수 있는 반도체 집적 회로의 신뢰성 검증 방법을 얻는다.

단계 S12에서, 셀 라이브러리 데이터베이스(1A)에 등록된 셀의 입력 부하 용량 및 출력 부하 용량을 이용하여, 선택된 셀의 셀내 입출력 부하 용량 총합 Cio를 구하고, 단계 S13에서 셀간 배선 용량 Cic를 구한다. 그 후, 단계 S14에서, 셀내 입출력 부하 용량 총합 Cio와 셀간 배선 용량 Cic를 가산하여 출력 단자 부하 용량 COUT를 구한다. 그리고, 단계 S15에서, 출력 단자 부하 용량 COUT에 기초하여 셀간 배선의 고장율 FOUT를 구하고, 단계 S16에서 출력 단자 부하 용량 COUT에 기초하여, 셀 라이브러리 데이터베이스(1A)에 등록된 계산식을 적용하여 고장율 Fcell을 얻는다. 계속해서, 단계 S17에서, 고장율 Fcel1과 고장율 FOUT과의 합을 총고장율 Ftotal로서 구한다.

Description

반도체 집적 회로의 신뢰성 검증 방법 및 셀 라이브러리 데이터베이스{METHOD OF VERIFYING SEMICONDUCTOR INTEGRATED CIRCUIT RELIABILITY AND CELL LIBRARY DATABASE}

본 발명은 반도체 집적 회로의 신뢰성 검증 방법에 관한 것으로, 특히 반도체 집적 회로에 사용하는 배선의 신뢰성 검증 방법에 관한 것이다.

반도체 집적 회로에 이용되고 있는 금속 배선의 신뢰성을 손상시키는 요인으로서 일렉트로마이그레이션(electromigration)이 있다. 이 때문에, 반도체 집적 회로의 신뢰성을 확보하기 위해서는, 이 일렉트로마이그레이션의 고장율을 일정 레벨 이하로 억제할 필요가 있고, 또한 고장율이 보증 고장율 이하인지의 여부를 설계 단계에서 검증할 필요가 있다.

종래, 반도체 집적 회로 내에 있어서 일렉트로마이그레이션 고장율이 높은 금속 배선을 검출하는 방법으로서, 회로 시뮬레이션을 이용한 방법이 있다. 예를 들면, SPICE(Simulation Program with Intergrated Circuit Emphasis)라고 하는 회로 시뮬레이터를 이용하여, 각 노드에 접속되어 있는 배선에 흐르는 전류 파형을 계산한다.

이것과 병행하여, 회로의 레이아웃으로부터 각 노드에 접속된 배선의 레이아웃 데이터를 추출하고, 또한 배선 테스트 구조를 이용한 수명의 가속 평가 데이터를 얻는다. 이들 SPICE에서 구한 전류 파형, 레이아웃 데이터 및 가속 평가 데이터에 기초하여, 각 금속 배선의 일렉트로 마이그레이션에 의한 고장율을 계산한다. 그리고, 계산된 각 배선의 고장율이 어느 기준치 이상의 금속 배선을 고장율이 높은 배선으로서 추출하였다.

그러나, 이 방법으로는, 복잡한 배선의 레이아웃 데이터를 추출하기 위한 시간이 걸리고, 대규모의 반도체 집적 회로에는 적용할 수 없다고 하는 문제점이 있었다. 또한, 회로 시뮬레이션을 이용하기 때문에, 회로 규모가 증대하면, 방대한 시뮬레이션 시간이 필요해지고, 또한 각 노드의 파형 데이터를 기억하는 대용량의 기억 장치가 필요해지고, 역시 대규모의 반도체 집적 회로에의 적용이 곤란하다고 하는 문제점이 있었다.

또한, SPICE 등의 회로 시뮬레이터의 입력 파형으로는 모든 회로를 망라할 수 없고, 동작하지 않은 회로에 대해서는 검증 누설이 발생할 위험성이 있다고 하는 문제점이 있었다.

본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 대규모의 반도체 집적 회로에 대해 검증 누설없이 신뢰성 검증을 행할 수 있는 반도체 집적 회로의 신뢰성 검증 방법을 얻는 것을 목적으로 한다.

본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법은, 셀 라이브러리 데이터베이스를 이용하여, 셀간 배선에 의해 상호 접속되는 복수의 셀을 포함하는 반도체 집적 회로의 신뢰성을 검증하는 방법으로서, 상기 셀 라이브러리 데이터베이스는, 상기 복수의 셀 각각의 입력 부하 용량 및 출력 부하 용량을 포함하는 셀내 입출력 부하 용량 정보와 상기 복수의 셀 각각의 외부 단자에 걸리는 부하 용량에 기초하는 셀내 배선의 고장율 계산 방법의 정보를 갖고, 상기 복수의 셀 각각에 대해, (a) 상기 셀내 입출력 부하 용량 정보에 기초하여, 상기 외부 단자에 걸리는 부하 용량을 구하는 단계, 및 (b) 상기 고장율 계산 방법을 적용하여, 상기 부하 용량에 기초하여, 상기 외부 단자를 포함하는 셀의 셀내 배선의 고장율을 계산하는 단계를 실행한다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법으로서, 상기 단계(a)는, (a-1) 상기 셀내 입출력 부하 용량 정보에 기초하여, 상기 외부 단자에 걸리는 셀내 입출력 부하 용량 총합을 구하는 단계, (a-2) 상기 셀내 입출력 부하 용량 총합을 파라미터로 한 셀간 배선 계산식을 이용하여, 상기 외부 단자에 접속되는 셀간 배선의 배선 용량을 구하는 단계, 및 (a-3) 상기 셀내 입출력 부하 용량 총합에 상기 배선 용량을 더해 상기 부하 용량을 얻는 단계를 포함하다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법으로서, 상기 단계(a)는, (a-1) 상기 셀내 입출력 부하 용량 정보에 기초하여, 상기 외부 단자에 걸리는 셀내 입출력 부하 용량 총합을 구하는 단계, (a-2) 상기 외부 단자에 접속되는 셀간 배선의 레이아웃 정보에 기초하여, 상기 셀간 배선의 배선 용량을 구하는 단계, 및 (a-3) 상기 셀내 입출력 부하 용량 총합에 상기 배선 용량을 더해 상기 부하 용량을 얻는 단계를 포함한다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법으로서, 상기 셀간 배선은 복수의 셀간 배선 요소를 포함하고, 상기 복수의 셀간 배선 요소는 비아홀을 통해 상호 결합되고, 상기 셀간 배선의 레이아웃 정보보다 인식 가능하고, 상기 복수의 셀 각각에 대해, (c) 상기 복수의 셀간 배선 요소 중 소정의 기준 길이이상의 요소 각각에 대해, 상기 부하 용량에 기초하여 고장율을 구하고, 구한 고장율의 적산치를 셀간 배선의 고장율로 하는 단계, 및 (d) 상기 셀내 배선의 고장율에 상기 셀간 배선의 고장율을 더해 총고장율을 구하는 단계를 더욱 실행한다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법으로서, 상기 복수의 셀 각각에 대해, (c) 상기 부하 용량에 기초하여 상기 셀간 배선의 고장율을 구하는 단계, 및 (d) 상기 셀내 배선의 고장율에 상기 셀간 배선의 고장율을 더해 총고장율을 구하는 단계를 더욱 실행한다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법으로서, 상기 셀라이브러리 데이터베이스는, 상기 복수의 셀 각각의 상기 외부 단자가 충전·방전 모두 이루어지는 쌍방향인지, 충전 혹은 방전만 이루어지는 한쪽 방향인지를 지시하는 방향성 정보를 더욱 포함하고, 상기 단계(c)는, (c-1) 상기 방향성 정보에 기초하여, 상기 외부 단자가 상기 쌍방향인지 상기 한쪽 방향인지를 체크하는 단계, (c-2) 상기 외부 단자가 상기 쌍방향인 경우에 제1 방법으로 상기 셀간 배선의 고장율을 계산하는 단계, 및 (c-3) 상기 외부 단자가 상기 한쪽 방향인 경우에 상기 제1 방법과 다른 제2 방법으로 상기 셀간 배선의 고장율을 계산하는 단계를 포함한다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법으로서, 상기 복수의 셀 각각에 대해, (e) 상기 단계(a) 후에 실행되고, 상기 부하 용량에 기초하여 상기 셀간 배선을 흐르는 평균 전류치를 계산하고, 상기 평균 전류치가 미리 정해진 전류 설정치 이하인 경우, 상기 외부 단자를 갖는 셀의 고장율 계산 처리를 강제적으로 스킵시키는 단계를 더욱 실행한다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법으로서, 상기 셀 라이브러리 데이터베이스는, 상기 복수의 셀 각각의 소정 기간 내의 동작 횟수를 지시하는 동작율 정보를 더욱 포함하고, 상기 단계(b)는, 상기 동작율 정보에 기초하여, 상기 동작율을 가미하여 상기 셀내 배선의 고장율을 계산하는 단계를 포함한다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법으로서, 상기 셀 라이브러리 데이터베이스는, 상기 복수의 셀 각각의 소정 기간 내의 동작 횟수를지시하는 동작율 정보를 포함하고, 상기 단계(b)는, 상기 동작율 정보에 기초하여, 상기 동작율을 가미하여 상기 셀내 배선의 고장율을 계산하는 단계를 포함하고, 상기 단계(d)은, 상기 동작율 정보에 기초하여, 상기 동작율을 가미하여 상기 셀간 배선의 고장율을 구하는 단계를 포함한다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법으로서, 상기 복수의 셀 각각에 대해, (f) 상기 총고장율이 기준 고장율 이상인 경우에, 해당 셀의 정보의 소정의 기억부에의 등록 처리 혹은 소정의 출력 장치에의 표시 처리를 실행하는 단계를 더욱 실행한다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법으로서, 상기 고장율은 일렉트로마이그레이션의 고장율을 포함한다.

본 발명에 따른 셀 라이브러리 데이터베이스는, 셀간 배선에 의해 상호 접속되는 복수의 셀을 포함하는 반도체 집적 회로에 대한 신뢰성 검증용으로서, 복수의 셀 각각의 입력 부하 용량 및 출력 부하 용량을 포함하는 셀내 입출력 부하 용량 정보와 상기 복수의 셀 각각의 외부 단자에 걸리는 부하 용량에 기초하는 셀내 배선의 고장율 계산 방법의 정보를 갖는다.

또한, 본 발명에 따른 셀 라이브러리 데이터베이스로서, 상기 셀 라이브러리 데이터베이스는, 상기 복수의 셀 각각의 상기 외부 단자가 충전·방전 모두 이루어지는 쌍방향인지, 충전 혹은 방전만 이루어지는 한쪽 방향인지를 지시하는 방향성 정보를 더욱 포함한다.

또한, 본 발명에 따른 셀 라이브러리 데이터베이스로서, 상기 셀 라이브러리데이터베이스는, 상기 복수의 셀 각각의 소정 기간 내의 동작 횟수를 지시하는 동작율 정보를 더욱 포함한다.

도 1은 본 발명의 실시예 1인 반도체 집적 회로의 신뢰성 검증 방법으로 이용하는 설계 라이브러리 예를 나타내는 설명도.

도 2는 인버터 회로예를 나타낸 회로도.

도 3은 금속 배선을 가미한 인버터 회로예를 나타내는 설명도.

도 4는 본 발명의 실시예 2인 반도체 집적 회로의 신뢰성 검증 방법의 처리의 흐름을 나타내는 플로우차트.

도 5는 본 발명의 실시예 3인 반도체 집적 회로의 신뢰성 검증 방법의 처리의 흐름을 나타내는 플로우차트.

도 6은 배선 구조 데이터에 기초한 셀간 배선 용량 계산예를 나타내는 설명도.

도 7은 본 발명의 실시예 4인 반도체 집적 회로의 신뢰성 검증 방법으로 이용하는 설계 라이브러리 예를 나타내는 설명도.

도 8은 본 발명의 실시예 5인 반도체 집적 회로의 신뢰성 검증 방법의 처리의 흐름을 나타내는 플로우차트.

도 9는 본 발명의 실시예 6인 반도체 집적 회로의 신뢰성 검증 방법의 처리의 흐름의 1/2을 나타내는 플로우차트.

도 10은 본 발명의 실시예 6인 반도체 집적 회로의 신뢰성 검증 방법의 처리의 흐름의 나머지 1/2을 나타내는 플로우차트.

도 11은 실시예 5의 처리 설명용의 설명도.

도 12는 본 발명의 실시예 7인 반도체 집적 회로의 신뢰성 검증 방법의 처리의 흐름을 나타내는 플로우차트.

도 13은 본 발명의 실시예 8인 반도체 집적 회로의 신뢰성 검증 방법으로 이용하는 설계 라이브러리 예를 나타내는 설명도.

<도면의 주요 부분에 대한 부호의 설명>

1A∼1C : 셀 라이브러리 데이터베이스

21∼23 : 인버터 데이터베이스

<실시예 1>

도 1은, 본 발명의 실시예 1인 반도체 집적 회로의 신뢰성 검증 방법용의 셀 라이브러리 데이터베이스의 구성을 나타내는 설명도이다. 동일 도면에 도시된 바와 같이, 실시예 1에서는 신뢰성 검증용으로 셀 라이브러리 데이터베이스(1A)를 이용하고 있다.

셀 라이브러리 데이터베이스(1A)는, 셀내 배선과 셀간 배선을 분할하여 일렉트로마이그레이션 고장율이 높은 회로(셀)를 검출하기 위해, 셀에 접속되는 부하 용량 등에 따라 셀내에서 사용되고 있는 배선의 일렉트로마이그레이션의 고장율이 산출 가능한 정보 및, 부하 용량에 포함되는 셀내 입력, 출력 단자의 각 배선 용량에 관한 정보를 갖고 있다.

일렉트로마이그레이션의 고장율이 산출 가능한 데이터로서, 각 셀의 외부 단자(입출력 단자)에 접속된 부하 용량, 또는 그 부하 용량으로부터 산출되는 평균 전류치에 의해 일렉트로마이그레이션의 고장율을 계산하는 계산식에 관한 데이터가 있다.

예를 들면, 셀 라이브러리 데이터베이스(1A)에서의 인버터 셀에 관한 데이터가 저장된 인버터 데이터베이스(21)에는, 회로 정보와 함께 부하 용량 또는 (평균) 전류치로부터 일렉트로마이그레이션의 고장율 Fcell을 계산하는 계산식 데이터를포함하는 고장율 데이터 D1 및 인버터내의 입력 부하 용량 Cin 및 출력 부하 용량 Cout를 지시하는 입출력 부하 용량 데이터 D2가 저장되어 있다.

도 2는 CMOS 구성의 인버터를 나타내는 회로도, 도 3은 도 2의 인버터를 금속 배선에 의한 접속 부분을 포함하여 도시한 설명도이다. 도 2에 도시된 바와 같이, 전원, 접지 레벨 사이에 PMOS 트랜지스터(7) 및 NMOS 트랜지스터(8)가 직렬로 삽입된다. 즉, PMOS 트랜지스터(7)의 소스가 전원에 접속되고, 드레인이 NMOS 트랜지스터(8)의 드레인에 접속되고, NMOS 트랜지스터(8)의 소스가 접지된다. 그리고, PMOS 트랜지스터(7) 및 NMOS 트랜지스터(8) 쌍방의 게이트가 공통으로 입력 단자(3)에 접속되고, 쌍방의 드레인이 공통으로 출력 단자(4)에 접속된다.

도 2에서는 PMOS 트랜지스터(7), NMOS 트랜지스터(8) 사이의 접속 관계를 만족시키기 위해, 도 3에 도시된 바와 같이, 금속 배선(9∼12) 및 컨택트홀(13∼17)이 이용된다. 즉, 전원, PMOS 트랜지스터(7)의 소스 사이를 금속 배선(9) 및 컨택트홀(14)을 이용하여 접속하고, PM0S 트랜지스터(7)의 드레인, NMOS 트랜지스터(8)의 드레인 사이를 금속 배선(10) 및 컨택트홀(15, 16)을 이용하여 접속하고, NMOS 트랜지스터(8)의 소스, 접지 레벨사이를 금속 배선(11) 및 컨택트홀(17)을 이용하여 접속하고 있다. 또한, 입력 단자(3), PMOS 트랜지스터(7) 및 NMOS 트랜지스터(8) 양쪽의 게이트 사이를 금속 배선(12) 및 컨택트홀(13)을 이용하여 접속하고 있다.

인버터 셀내 배선의 고장율 Fcell은, 배선(9∼12), 컨택트홀(13∼17) 각각의 고장율의 총합이다. 셀 내에서 이용되고 있는 금속 배선, 컨택트홀의 고장율은,미리 부하 용량 또는, 부하 용량으로부터 산출되는 평균 전류의 함수로서 등록되고 있다. 고장율은, 예를 들면 배선 TEG의 가속 평가로부터 얻어진 고장 분포와 셀내 배선 길이, 컨택트 갯수, 평균 전류치, 사용 온도 등에 기초하는 공지된 식을 이용하여 구할 수 있다.

이와 같이, 실시예 1의 셀 라이브러리 데이터베이스(1A)에 등록된 고장율 Fcell의 계산식을 이용함으로써, 셀의 입출력 단자에 걸리는 부하 용량 혹은 평균 전류치로부터 셀내 배선의 고장율 Fcell을 구할 수 있다. 예를 들면, 셀 A의 출력 단자에 셀 B의 입력 단자가 셀간 배선을 통해 접속되는 경우, 셀 A의 출력 단자에 걸리는 부하 용량은, 셀 A의 셀내의 출력 부하 용량 Cout와 셀 B의 셀내의 입력 부하 용량 Cin과 셀 A, B 사이의 셀간 배선 용량의 합으로 하여 구할 수 있다. 또한, 셀 A의 입력 단자에 셀 C의 출력 단자가 셀간 배선을 통해 접속되는 경우, 셀 A의 입력 단자에 걸리는 부하 용량은, 셀 A의 셀 내의 입력 부하 용량 Cin과 셀 C의 셀내의 출력 부하 용량 Cout과 셀 A, C 사이의 셀간 배선 용량의 합으로서 구할 수 있다.

또한, 셀간 배선 용량은 셀간 배선의 레이아웃 정보를 추출하여 구할 수 있다. 다른 방법으로는, 셀간 배선의 접속처의 셀의 입력 부하 용량 Cin 혹은 출력 부하 용량 Cout에 기초하는 셀내 입출력 부하 용량 총합 Cio로부터 구할 수 있다. 예를 들면, 셀 A의 출력 단자에 셀 B의 입력 단자가 셀간 배선을 통해 접속되는 경우, 셀 A, B 사이의 셀내 입출력 부하 용량 총합 Cio는 셀 A의 셀내의 출력 부하 용량 Cout 및 셀 B의 셀 내의 입력 부하 용량 Cin의 합이 된다. 이 셀내 입출력부하 용량 총합 Cio에 기초한 계산식으로 셀간 배선 용량 Cic를 구할 수 있다.

따라서, 셀간 배선 및 셀내의 입출력 부하 용량 총합의 합으로부터 얻어지는 부하 용량을 구함에 따라, 셀내 배선의 고장율을 산출할 수 있어 고속의 검증이 가능해진다.

또, 셀로서는, 인버터 등의 작은 셀로부터 메모리 등의 매크로 셀에 대해서도 마찬가지다. 또한, 셀내에서 사용되고 있는 배선의 일렉트로마이그레이션의 고장율을 산출하는 계산식의 고장율 데이터 D1을 셀 라이브러리가 아니고, 별개의 신뢰성 전용의 라이브러리에 저장하도록 해도 좋다.

이와 같이 실시예 1의 셀 라이브러리 데이터베이스(1A)를 이용하여 반도체 집적 회로의 신뢰성 검증 방법을 실행함으로써, 셀내 배선의 레이아웃 정보를 추출할 필요는 없고, 셀내 배선의 고장율 Fcell을 구할 수 있기 때문에, 셀내 배선의 일렉트로마이그레이션 고장율의 산출이 대폭 용이해지고, 검증의 고속화가 가능하여, 대규모 회로에도 적용 가능하다. 또한, SPICE 시뮬레이션과 같이 입력 파형을 필요로 하지 않고, 전 셀을 빠짐없이 검증하는 것이 가능해진다.

또한, 셀내 입출력 부하 용량 총합을 가미하여 부하 용량을 산출하고, 이 부하 용량에 기초하여 셀내 배선의 고장율 Fcell을 산출하기 때문에, 고정밀도의 신뢰성 검증을 행할 수 있다.

<실시예 2>

도 4는 본 발명의 실시예 2인 반도체 집적 회로의 신뢰성 검증 방법의 처리의 흐름을 나타내는 플로우차트이다. 이 플로우차트는, 실시예 1에서 도시한 셀라이브러리 데이터베이스(1A)를 이용하여, 셀의 입출력 부하 용량 총합의 함수로서 셀간 배선 용량을 계산하고, 셀내 배선에 더해 셀간 배선의 레이아웃도 추출하지 않고 고속으로 셀내 배선의 고장율을 계산하고, 일렉트로마이그레이션의 고장율이 높은 셀을 추출하는 알고리즘을 나타낸 것이다.

우선, 단계 S11에서, 반도체 회로의 논리 회로 정보, 및 셀 라이브러리 데이터베이스(1A)로부터 일렉트로마이그레이션의 고장율을 계산하는 셀을 순차 선택한다.

이어서, 단계 S12에서, 선택된 셀의 출력 단자에 접속되는 다음단 셀의 입력 단자 용량 등의 셀간 배선 이외의 셀내 입출력 부하 용량 총합 Cio를 구한다. 예를 들면, 셀 A의 출력 단자에 셀 B의 입력 단자가 셀간 배선을 통해 접속되는 경우, 셀 A의 출력 단자에 걸리는 셀내 입출력 부하 용량 총합 Cio는, 셀 A의 셀내 출력 부하 용량 Cout과 셀 B의 셀내 입력 부하 용량 Cin과의 합이 된다.

그리고, 단계 S13에서, 셀내 입출력 부하 용량 총합 Cio에 기초한 관계식 f(Cio)를 이용하여 셀간 배선 용량 Cic를 구한다. 관계식 f(Cio)로서는, 예를 들면 셀내 입출력 부하 용량 총합 Cio에 비례한 함수 Cic= Cio/10 등을 이용하는 등을 생각할 수 있다. 상기 관계식 f(Cio)는, 과거 데이터 등에 기초하여, 셀내 입출력 부하 용량 총합 Cio의 크기에 비례하여 셀간 배선도 길어지는 특성을 발견함에 따라 얻어진 것이다.

또한, 상기 비례 함수외에, 셀내 입출력 부하 용량 총합 Cio에 기초하여 가상의 배선 구조(배선층, 배선 폭, 배선 길이, 컨택트수, 비어수 등)의 정보를 가정하고, 이 가상의 배선 구조로부터 셀간 배선을 결정해도 좋다. 또, 상술된 배선층의 정보는 통상은 다층 구조로 되어 있는 각 배선층의 재질 등에 관한 정보를 의미한다.

그 후, 단계 S14에서, 단계 S12에서 구한 셀내 입출력 부하 용량 총합 Cio와, 단계 S13에서 구한 셀간 배선 용량 Cic를 가산하여, 셀 출력 단자에 걸리는 부하 용량인 출력 단자 부하 용량 COUT를 구한다.

그리고, 단계 S15에서, 출력 단자 부하 용량 COUT로부터 어림할 수 있는 평균 전류치 IOUT를 하기의 수학식 1로 구하고, 또한 평균 전류치 IOUT에 기초하여 셀간 배선의 고장율 FOUT를 구한다.

IOUT= COUT·(주파수)·(전원 전압)

또, 단계 S13에서 가상의 배선 구조를 가정한 경우, 평균 전류치 IOUT에 기초하여 가정한 셀간 배선의 각 구성 요소(배선 폭이 다른 배선, 컨택트, 비어 등에서 분류되는 부분 배선)마다 고장율을 계산하고, 누적 가산하여 셀간 배선의 고장율 FOUT를 구하기로 한다. 일렉트로마이그레이션에서는, 배선 폭에 의해 고장율이 다르기 때문에, 가상의 배선 구조를 가정한 경우에는, 배선 폭 의존성을 고려한 고장율 계산식이나 다른 금속 배선층마다 다른 고장율 계산식을 이용하여 셀간 배선의 고장율 FOUT을 구할 수 있다.

이어서, 단계 S16에서, 셀 라이브러리 데이터베이스(1A)에 미리 등록된 계산식을 이용하여, 부하 용량인 출력 단자 부하 용량 COUT에 기초하여 셀내 배선의 고장율 Fcell을 구한다. 고장율 Fcel1의 기산식은, 미리 그 부하 용량, 또는 평균 전류치(부하 용량으로부터 산출 가능)의 함수로서 셀 라이브러리에 등록이 끝난 계산식을 의미한다.

그리고, 단계 S17에서, 단계 S15에서 구한 셀간 배선의 고장율 FOUT와, 단계 S16에서 구한 셀내 배선의 고장율 Fcell을 가산하여, 셀의 총고장율 Ftota1을 계산한다. 이와 같이, 셀내 배선의 고장율 Fcel1에 셀간 배선의 고장율 FOUT를 더해 총고장율 Ftota1을 구하기 때문에, 보다 고정밀도의 고장율을 얻을 수 있다.

다음에, 단계 S18에서, 단계 S17에서 계산된 총고장율 Ftota1과 미리 정의된 기준 고장율을 비교하고, 총 고장율 Ftotal이 기준 고장율보다 작은 경우에는 단계 S19를 스킵하여 단계 S20으로 이행하고, 그렇지 않은 경우에는 단계 S19로 이행한다.

단계 S19에서, 상기 셀을 고장율이 높은 셀로서, 그 셀 정보를 미리 준비된 고고장율 셀 데이터베이스 등에 등록함과 함께, 논리 회로 상 혹은 레이아웃 패턴 상에서 해당 셀을 CRT 등에 시각 인식 가능하게 표시한다. 따라서, 기준 고장율을 넘는 고장율의 셀 정보를 신뢰성 검증 결과로서 기록하거나 및 외부 인식시킬 수 있다.

단계 S20에서, 다음에 선택해야 할 셀의 유무를 체크하고, 없는 경우에는 처리를 종료한다. 한편, 다음에 선택해야 할 셀이 있는 경우에는 단계 S11로 되돌아간다. 이후, 단계 S20에서, 다음에 선택해야 할 셀이 없다고 판정될 때까지, 단계 S11∼S20을 반복한다.

또, 회로 전체의 셀의 선택, 셀간 배선 계산(가정)을 일괄하고, 선택한 모든 셀에 대해 단계 S12∼S19의 처리를 병렬로 행하는 것도 가능하다.

이러한 실시예 2의 반도체 집적 회로의 신뢰성 검증 방법을 이용함으로써, 셀내 배선 및 셀간 배선에 관한 레이아웃 정보의 추출을 전혀 행할 필요는 없기 때문에, 고속으로 일렉트로마이그레이션에 대한 신뢰성 검증을 할 수 있다.

또한, 일체의 레이아웃 정보의 불필요한 논리 회로의 단계에서 검증할 수 있기 때문에, 신뢰성 검증후에 개선하기 쉬워 신뢰성이 높은 반도체 집적 회로의 설계가 가능해진다. 또한, SPICE 시뮬레이션과 같이 입력 파형을 필요로 하지 않아, 전 셀을 빠짐없이 검증하는 것이 가능해진다.

또, 도 4에서는, 설명의 편의상, 셀의 출력 단자의 계산예를 나타냈지만 입력 단자에 대해서도 마찬가지로 계산하는 것은 물론이다. 예를 들면, 셀 A의 입력 단자에 셀 C의 출력 단자가 셀간 배선을 통해 접속되는 경우, 셀 A의 입력 단자에 걸리는 셀내 입출력 부하 용량 총합 Cio는, 셀 A의 입력 부하 용량 Cin과 셀 C의 출력 부하 용량 Cout의 합으로 하여 구할 수 있다.

<실시예 3>

도 5는, 본 발명의 실시예 3인 반도체 집적 회로의 신뢰성 검증 방법의 처리의 흐름을 나타내는 플로우차트이다. 이 플로우차트는, 실시예 1에서 도시한 셀 라이브러리 데이터베이스(1A)를 이용하여 일렉트로마이그레이션의 고장율이 높은 셀 및 배선을 검출하는 수법을 나타내는 알고리즘이다.

우선, 단계 S21 및 단계 S22에서, 도 4에서 도시한 실시예 2의 단계 S11 및단계 S12와 같이, 셀의 선택 처리 및 셀내 입출력 부하 용량 총합 Cio의 계산 처리를 실행한다.

이어서, 단계 S23에서, 선택된 셀의 출력 단자에 접속되는 셀간 배선의 배선 구조 데이터를 셀간 배선의 레이아웃 정보로부터 추출한다. 배선 구조 데이터는, 셀간 배선을 구성하는 금속 배선층의 레이어, 폭, 길이 등의 데이터, 비아홀 또는 컨택트홀을 통해 다른 레이어에 접속되어 있을 때는, 복수층의 금속 배선 구조의 데이터 및 그것을 접속하는 비어(홀) 또는 컨택트(홀)의 갯수 등의 정보를 포함한다. 따라서, 배선 구조 데이터에 기초하여 셀간 배선 용량 Cic도 정확하게 어림할 수 있다.

예를 들면, 도 6에 도시된 바와 같이, 셀간 배선인 배선 L1의 주변에 배선 L2∼L5가 존재하는 배선 구조를 취하는 것을 배선 구조 데이터로부터 인식할 수 있기 때문에, 셀간 배선 용량 Cic=2C1+C2+C3이라고 어림할 수 있다. 또, C1은 배선 L1, L2 간 및 L1, L3 간의 배선 용량, C2는 배선 L1, L4 사이의 배선 용량, C3은 배선 L1, L5 사이의 배선 용량을 의미한다.

이후, 단계 S24∼S30의 처리는, 도 4에서 나타낸 실시예 2의 단계 S14∼S30과 마찬가지로 행해진다.

또, 실시예 2와 같이 실시예 3에서도, 회로 전체의 셀의 선택, 셀간 배선 계산을 일괄하여 행하는 것도 가능하다.

이러한 실시예 3의 반도체 집적 회로의 신뢰성 검증 방법을 이용함으로써, 셀내에서의 레이아웃 정보의 추출을 행할 필요없이 셀간 배선 구조 데이터의 추출처리만으로 끝낼 수 있는 만큼, 고속으로 일렉트로마이그레이션에 대한 신뢰성 검증을 할 수 있다.

또한, 셀간 배선의 레이아웃 정보로부터 얻어지는 배선 구조 데이터에 기초하여 고정밀도의 셀간 배선 용량 Cic를 구하기 때문에, 정밀도가 높은 셀간 배선의 고장율을 구할 수 있다. 또한, SPICE 시뮬레이션과 같이 입력 파형을 필요로 하지 않아, 전 셀을 빠짐없이 검증하는 것이 가능해진다.

또, 도 5에서는, 설명의 편의상, 셀의 출력 단자의 계산예를 나타냈지만, 실시예 2와 같이 입력 단자에 대해서도 마찬가지로 계산하는 것은 물론이다.

<실시예 4>

도 7은, 본 발명의 실시예 4인 반도체 집적 회로의 신뢰성 검증 방법용의 셀 라이브러리 데이터베이스의 구성을 나타내는 설명도이다. 동일 도면에 도시된 바와 같이, 실시예 4에서는 신뢰성 검증용에 셀 라이브러리 데이터베이스(1B)를 이용하고 있다. 셀 라이브러리 데이터베이스(1B)는, 도 3에서 도시된 실시예 2의 셀 라이브러리 데이터베이스(1A) 외에 또한, 입력 단자 또는 출력 단자의 전류 스트레스가 쌍방향 스트레스인지 한쪽 방향 스트레스인지의 정보를 추가한 셀 라이브러리 데이터베이스이다.

또, 쌍방향은 해당 단자가 충전·방전 모두 이루어지는 것을 의미하며, 한쪽 방향은 해당 단자가 충전 혹은 방전만 이루어지는 것을 의미한다. 예를 들면, 인버터 데이터베이스(22)의 경우, 입력 단자 및 출력 단자 각각에 대한 방향성(쌍방향인지 한쪽 방향)에 관한 정보가 스트레스 방향 데이터 D3으로서 등록되어 있다.

일렉트로마이그레이션에서는, 한쪽 방향에 비교하여 쌍방향 스트레스가 수명이 수자릿수 개선된다. 셀내 배선의 고장율 계산에서는, 미리 쌍, 한쪽 방향의 스트레스 쌍방의 고장율 계산식을 등록해 둔다. 셀 라이브러리 데이터베이스(1B)에 등록되어 있는 쌍방향 및 한쪽 방향 정보로부터, 셀의 입출력 단자가 방향성(쌍방향인지 한쪽 방향)에 기초하여, 각각 다른 계산식으로 고장율을 계산할 수 있다.

이와 같이 실시예 4의 셀 라이브러리 데이터베이스(1B)를 이용하여 반도체 집적 회로의 신뢰성 검증 방법을 실행함으로써, 셀내 배선의 레이아웃 정보의 추출을 행할 필요가 없기 때문에, 정밀도를 열화시키지 않고 고속의 검증이 가능하며, 대규모의 반도체 집적 회로에도 적용 가능하다. 또한, SPICE 시뮬레이션과 같이 입력 파형을 필요로 하지 않아, 전 셀을 빠짐없이 검증하는 것이 가능해진다.

또한, 셀내의 입출력 단자의 방향성에 기초하여 고장율을 산출함으로써, 실 사용 상태에 의거한 고장율을 얻을 수 있기 때문에, 배선에 흐르는 허용 전류를 향상시킴에 따라 설계의 자유도가 커진다. 또한, 쌍방향의 단자에 비교적 좁은 배선 폭의 배선을 이용해도 거의 지장이 없어, 비교적 넓은 배선 폭의 배선의 사용을 피할 수 있기 때문에 반도체 집적 회로의 칩 사이즈의 축소에도 기여할 수 있다.

<실시예 5>

도 8은, 본 발명의 실시예 5인 반도체 집적 회로의 신뢰성 검증 방법의 처리의 흐름을 나타내는 플로우차트이다. 이 플로우차트는, 실시예 4에서 나타낸 셀 라이브러리 데이터베이스(1B)를 이용하여, 셀의 입출력 단자의 방향성을 고려하여 일렉트로마이그레이션의 고장율이 높은 셀 및 배선을 검출하는 수법을 나타내는 알고리즘이다.

도 8을 참조하여, 단계 S31∼S34에서, 도 5에서 도시된 실시예 3의 단계 S21∼S24와 마찬가지로, 셀의 선택, 셀내 입출력 부하 용량 총합 Cio의 계산, 셀간 배선 용량 Cic의 계산, 출력 단자 부하 용량 COUT의 계산을 행한다.

그리고, 단계 S35에서, 선택 셀의 출력 단자의 방향성이 체크되고, 쌍방향이면 단계 S36으로 이행하고, 한쪽 방향이면 단계 S37로 이행한다.

단계 S36은 쌍방향에 있어서의 고장율 FOUT를 계산하고, 한편 단계 S37은 한쪽 방향에 있어서의 고장율 FOUT를 계산한 후, 모두 단계 S38로 이동한다. 예를 들면, 쌍방향인 경우에는 고장율 FOUT를 "0"으로 하고, 한쪽 방향인 경우에는 실시예 3 등에서 이용한 평균 전류치 IOUT에 기초한 계산식을 이용하여 셀간 배선 요소마다 적산하면서 고장율 FOUT를 계산하는 것을 생각할 수 있다.

단계 S37 이후의 단계 S38∼S42의 처리는, 도 5에서 도시된 실시예 3의 단계 S26∼S30의 처리와 마찬가지이기 때문에, 설명을 생략한다.

이러한 실시예 5의 반도체 집적 회로의 신뢰성 검증 방법을 이용함으로써, 셀내에서의 레이아웃 정보의 추출을 행할 필요없이 셀간 배선 구조 데이터의 추출 처리만으로 끝마칠 수 있는 만큼, 고속으로 일렉트로마이그레이션에 대한 신뢰성 검증을 할 수 있다.

또한, 배선 구조 데이터에 기초하여 셀간 배선 용량 Cic를 구하기 때문에, 보다 정밀도가 높은 신뢰성 검증을 행할 수 있다. 또한, SPICE 시뮬레이션과 같이 입력 파형을 필요로 하지 않아, 전 셀을 빠짐없이 검증하는 것이 가능해진다.

또한, 셀의 출력 단자의 방향성을 고려함으로써, 배선에 흐르는 허용 전류를 향상시킬 수 있기 때문에, 설계의 자유도가 커지고, 또한 실시예 4에서 설명된 바와 같이, 비교적 넓은 배선 폭의 배선을 사용하는 것을 피할 수 있기 때문에, 칩 사이즈의 축소에도 기여할 수 있다.

또, 도 8에서는, 설명의 편의상, 셀의 출력 단자의 계산예를 나타냈지만, 실시예 2와 같이 입력 단자에 대해서도 마찬가지로 계산하는 것은 물론이다.

<실시예 6>

도 9 및 도 10은, 본 발명의 실시예 6인 반도체 집적 회로의 신뢰성 검증 방법의 처리의 흐름을 나타내는 플로우차트이다. 이 플로우차트는, 도 7에서 도시된 실시예 4의 셀 라이브러리 데이터베이스(1B)를 이용하여, 입출력 단자의 방향성을 고려하여 일렉트로마이그레이션의 고장율이 높은 셀 및 배선을 검출하는 수법을 나타내는 알고리즘이다.

동일한 도면을 참조하여, 단계 S51∼S54에서, 도 5에서 도시된 실시예 3의 단계 S21∼S24와 마찬가지로, 셀의 선택, 셀내 입출력 부하 용량 총합 Cio의 계산, 셀간 배선 용량 Cic의 계산, 출력 단자 부하 용량 COUT의 계산을 행한다.

그리고, 단계 S55에서, 선택 셀의 출력 단자에 접속되어 있는 셀간 배선의 평균 전류치 IOUT를 계산한다.

계속해서, 단계 S56에서, 배선 구조 데이터에 기초하여 셀간 배선 요소를 하나 선택한다.

그 후, 단계 S57에서, 선택한 셀간 배선 요소의 비어간 배선 길이가 미리 설정된 기준 길이 Critical Length보다 짧은지의 여부를 체크하고, 짧은 경우에는 단계 S57의 처리를 스킵하여 단계 S58로 이행하고, 짧지 않은 경우에는 단계 S59로 이행한다. 또, 비어간 배선 길이와는 다른 층의 배선간을 결합하는 2개의 비아홀간의 배선 길이 등, 셀간 배선 요소의 배선 길이를 의미한다.

단계 S58에서, 상기 셀간 배선 요소의 고장율 Fic를 구하고, 이미 구한 다른 셀간 배선 요소의 고장율 Fic에 적산하고, 단계 S59로 이행한다.

단계 S59에서, 다음에 선택해야 할 셀간 배선 요소의 유무를 체크하고, 있는 경우에는 단계 S56으로 되돌아가고, 없는 경우에는 다음의 단계 S60으로 이행한다. 이후, 단계 S59에서 셀간 배선 요소가 없다고 판정될 때까지, 단계 S56∼S60을 반복한다.

그 결과, 단계 S56∼S60의 루프를 뺀 후, 비어간 배선 길이가 기준 길이 Critical Length를 상회한 셀간 배선 요소에 있어서의 고장율 Fic의 적산 결과를 얻을 수 있다.

예를 들면, 도 11에 도시된 바와 같이, 셀간의 단자 P1, P2 사이의 셀간 배선이 제1층 배선인 부분 배선 L11∼L14와 제2층 배선인 부분 배선 L21∼L23에 의해 형성되고(부분 배선 L11∼L14, L21∼L23이 각각 셀간 배선 요소에 해당), 부분 배선 L11이 단자 P1에 접속되고, 부분 배선 L14가 단자 P2에 접속되고, 부분 배선 L11, L21간, 부분 배선 L21, L12간, 부분 배선 L12, L22간, 부분 배선 L22, L13간, 부분 배선 L13, L23간, 및 부분 배선 L23, L14간이 각각 비아홀(30)로 접속되는 경우를 생각한다.

이 경우, 부분 배선 L11, L13, L14, L21, L22는 기준 길이 Critical Length보다 짧기 때문에, 단계 S57에서 YES가 되고, 이들 부분 배선에 대해서는 단계 S58의 고장율 적산 처리가 행해지지 않고, 부분 배선 L12, L23에 대해서만 단계 S58의 고장율 적산 처리가 행해진다.

도 9 및 도 10으로 복귀하여, 단계 S59 이후의 단계 S60∼S64의 처리는, 도 5에서 나타낸 실시예 3의 단계 S26∼S30의 처리와 마찬가지이기 때문에, 설명을 생략한다.

이러한 실시예 6의 반도체 집적 회로의 신뢰성 검증 방법을 이용함으로써, 실시예 5와 동일한 효과를 발휘한다.

또한, 일렉트로마이그레이션에서는, 비어간 배선 길이가 기준 길이 Critical Length 이하인 경우, 보이드가 발생하지 않고 고장에 이르지 않기 때문에, 비어간 배선 길이를 고려하여 고장율 Fic를 적산하는 만큼, 보다 고속이고 또한 고정밀도로 고장율을 계산할 수 있다.

또, 도 9 및 도 10에서는, 설명의 편의상, 셀의 출력 단자의 계산예를 나타냈지만, 실시예 2와 같이 입력 단자에 대해서도 마찬가지로 계산하는 것은 물론이다.

<실시예 7>

도 12는, 본 발명의 실시예 7인 반도체 집적 회로의 신뢰성 검증 방법의 처리의 흐름을 나타내는 플로우차트이다. 이 플로우차트는, 실시예 4에서 도시한 셀 라이브러리 데이터베이스(1B)를 이용하여, 입출력 단자의 방향성을 고려하여 일렉트로마이그레이션의 고장율이 높은 셀 및 배선을 검출하는 수법을 나타내는 알고리즘이다.

동일 도면을 참조하여, 단계 S71∼S74에 있어서, 도 4에서 도시된 실시예 3의 단계 S21∼S24와 마찬가지로, 셀의 선택, 셀내 입출력 부하 용량 총합 Cio의 계산, 셀간 배선 용량 Cic의 계산, 출력 단자 부하 용량 COUT의 계산을 행한다.

그리고, 단계 S75에서, 출력 단자 부하 용량 COUT에 기초하여 평균 전류치 IOUT를 계산한다.

그 후, 단계 S76에서, 평균 전류치 IOUT가 미리 정해진 전류 설정치보다 상회하면, 단계 S76으로 이행하고, 평균 전류치 IOUT가 전류 설정치를 하회하면 단계 S76∼S80의 처리를 스킵하여 단계 S81로 이행한다.

단계 S77에서, 평균 전류치 IOUT에 기초하여 고장율 FOUT를 계산한다. 또, 단계 S78∼S82의 처리는, 도 4에서 나타낸 실시예 3의 단계 S16∼S20과 마찬가지이기 때문에 설명은 생략한다.

이러한 실시예 7의 반도체 집적 회로의 신뢰성 검증 방법을 이용함으로써, 실시예 5와 동일한 효과를 발휘한다.

또한, 평균 전류치 IOUT가 전류 설정치를 하회하는 경우에는, 총고장율 Ftotal의 계산 처리를 생략하기 때문에, 그 만큼 고속 처리가 가능해진다. 또, 평균 전류치 IOUT가 전류 설정치를 하회하는 경우에는 총 고장율 Ftota1은 거의 제로라고 간주되도록, 전류 설정치를 설정하면 총고장율 Ftotal의 정밀도 열화는 거의 생기지 않는다.

또, 도 12에서는, 설명의 편의상, 셀의 출력 단자의 계산예를 나타냈지만, 실시예 2와 같이 입력 단자에 대해서도 마찬가지로 계산하는 것은 물론이다.

또한, 실시예 7에서는, 평균 전류치 IOUT가 전류 설정치 이하인 경우, 총고장율 Ftotal의 계산 처리를 스킵했지만, 평균 전류치 IOUT이외에, 출력 단자 부하 용량 COUT 등과 기준치와의 비교 결과에 기초하여 총 고장율 Ftota1의 계산 처리를 스킵하도록 해도, 동일한 효과를 기대할 수 있다.

<실시예 8>

도 13은, 본 발명의 실시예 8인 반도체 집적 회로의 신뢰성 검증 방법용의 설계 라이브러리 예를 나타내는 설명도이다. 동일 도면에 도시된 바와 같이, 실시예 8에서는 신뢰성 검증용으로 셀 라이브러리 데이터베이스(1C)를 이용하고 있다. 셀 라이브러리 데이터베이스(1C)는, 도 7에서 도시된 실시예 4의 셀 라이브러리 데이터베이스(1B) 외에 또한, 각 셀의 소정 기간 내의 동작 횟수를 지시하는 동작율 정보를 포함하고 있다.

예를 들면, 인버터 데이터베이스(23)인 경우, 그 동작율 정보가 동작율 데이터 D4로서 등록된다.

동작율 데이터 D4는, 각 셀이 일정 주기 동안, 몇회 동작하는지를 나타낸 데이터이다. 이와 같이, 동작율 데이터 D4가 등록되는 것은, 실제 디바이스에서는, 각 셀이 균등하게 각 주기에 1회씩 동작하는 것은 아니고, 각 셀의 동작율이 각각 다른 것에 기인한다.

따라서, 셀 라이브러리 데이터베이스(1C)로부터 얻을 수 있는 동작율 정보에기초하여, 동작율을 고려하여 셀내 배선 및 셀간 배선의 고장율을 각각 구할 수 있다. 예를 들면, 도 4에서 나타낸 실시예 2의 플로우차트에서는, 단계 S15의 셀간 배선의 고장율 FOUT의 계산시, 단계 S16의 셀내 배선의 고장율 Fcell 계산시에, 셀 라이브러리 데이터베이스(1C)에 등록된 동작율 정보에 기초하여, 동작율을 가미하여 고장율 FOUT 및 고장율 Fcell을 각각 구할 수 있다. 또한, 도 9 및 도 10에서 나타낸 실시예 6의 플로우차트에서는, 단계 S58의 셀간 배선 요소 고장율 Fic의 계산시 및 단계 S60의 고장율 Fcel1의 계산시에, 셀 라이브러리 데이터베이스(1C)에 등록된 동작율 정보에 기초하여, 동작율을 가미하여 고장율 Fic 및 고장율 Fcel1을 각각 구할 수 있다.

또, 셀간 배선의 고장율을 구할 때, 예를 들면 고장율 계산으로서 부하 용량으로부터 구할 수 있는 평균 전류치에 동작율을 곱하여 회로 동작시의 평균 전류치를 재견적하여 재견적한 평균 전류치에 기초하여 고장율을 구하는 것도 가능하다.

이와 같이 실시예 8의 셀 라이브러리 데이터베이스(1C)를 이용하여 반도체 집적 회로의 신뢰성 검증 방법을 실행함으로써, 동작율을 고려한 고정밀도의 고장율을 계산할 수 있다.

이상 설명한 바와 같이, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법은, 셀 라이브러리 데이터베이스로부터 얻을 수 있는, 셀내 입출력 부하 용량 정보와 외부 단자에 걸리는 부하 용량에 기초한 셀내 배선의 고장율 계산 방법을 이용한 단계(a) 및 (b)의 처리를 실행함으로써, 셀내 배선의 레이아웃 정보를 이용하지 않고 복수의 셀 각각의 셀내 배선의 고장율을 계산할 수 있기 때문에, 고속 처리가 가능해져 대규모의 반도체 집적 회로에 대한 신뢰성 검증을 행할 수 있다. 또한, 복수의 셀 전체에 대해 단계(a) 및 (b)의 처리를 실행하기 때문에, 검증 누설도 없다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법은, 단계(a-3)에서, 셀내 입출력 부하 용량 총합에 배선 용량을 가미한 정밀도가 높은 부하 용량을 얻기 때문에, 셀내 배선의 고장율을 고정밀도로 얻을 수 있다.

또한, 단계(a-2)에서, 셀내 입출력 부하 용량 총합을 파라미터로 한 셀간 배선 계산식을 이용하여, 외부 단자에 접속되는 셀간 배선의 배선 용량을 구하기 때문에, 셀간 배선의 레이아웃 정보를 이용하지 않고, 고속으로 셀간 배선의 배선 용량을 구할 수 있다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법은, 단계(a-3)에서, 셀내 입출력 부하 용량 총합에 배선 용량을 가미한 정밀도가 높은 부하 용량을 얻기 때문에, 셀내 배선의 고장율을 고정밀도로 얻을 수 있다.

또한, 단계(a-2)에서, 외부 단자에 접속되는 셀간 배선의 레이아웃 정보에 기초하여, 셀간 배선의 배선 용량을 구하기 때문에, 고정밀도로 배선 용량을 구할 수 있다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법은, 단계(c) 및 (d)를 실행하여, 셀내 배선의 고장율에 셀간 배선의 고장율을 더해 총 고장율을 구하기 때문에, 보다 고정밀도의 고장율을 얻을 수 있다.

또한, 단계(c)에서, 복수의 셀간 배선 요소 중 소정의 기준 길이 이상의 요소각각에 관해, 부하 용량에 기초하여 고장율을 구하고, 구한 고장율의 적산치를 셀간 배선의 고장율로 하기 위해, 기준 길이보다 짧은 셀간 배선 요소는 고장율이 제로라고 간주할 수 있는 기준 길이를 설정함으로써, 고속 처리를 행할 수 있고 또한 고정밀도의 셀간 배선의 고장율을 얻을 수 있다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법은, 단계(c) 및 (d)를 실행하여, 셀내 배선의 고장율에 셀간 배선의 고장율을 더해 총 고장율을 구하기 때문에, 실 사용 상태에 의거한 고장율을 얻을 수 있다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법은, 방향성 정보에 기초하여, 외부 단자가 쌍방향인지 한쪽 방향인지 다른 방법으로 셀간 배선의 고장율을 계산함으로써, 고정밀도의 셀간 배선의 고장율을 얻을 수 있다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법은, 단계(e)에서, 평균 전류치가 미리 정해진 전류 설정치 이하인 경우, 외부 단자를 갖는 셀의 고장율 계산 처리를 강제적으로 스킵시키기 때문에, 평균 전류치가 전류 설정치를 하회하는 경우에는 총고장율을 제로라고 간주할 수 있는 전류 설정치를 설정함으로써, 검증 정밀도를 열화시키지 않고 처리의 고속화를 도모할 수 있다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법에 있어서, 단계(b)은, 동작율 정보에 기초하여, 동작율을 가미하여 셀내 배선의 고장율을 계산하는 단계를 포함하기 때문에, 동작율을 고려한 것으로부터 고정밀도의 셀간 배선의 고장율을 계산할 수 있다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법에 있어서, 단계(b)은, 동작율 정보에 기초하여, 동작율을 가미하여 셀내 배선의 고장율을 계산하는 단계를 포함하기 때문에, 동작율을 고려한 것으로부터 고정밀도의 셀내 배선의 고장율을 계산할 수 있다.

또한, 단계(d)은, 동작율 정보에 기초하여, 동작율을 가미하여 셀간 배선의 고장율을 구하는 단계를 포함하기 때문에, 동작율을 고려한 것으로부터 고정밀도의 셀간 배선의 고장율을 계산할 수 있다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법에 있어서, 단계(f)은 총고장율이 기준 고장율 이상인 경우에, 해당 셀의 정보의 소정의 기억부에의 등록 처리 혹은 소정의 출력 장치에의 표시 처리를 실행하기 때문에, 기준 고장율을 넘는 고장율의 셀 정보를 신뢰성 검증 결과로서 기록하거나 및 외부 인식 가능하게 할 수 있다.

또한, 본 발명에 따른 반도체 집적 회로의 신뢰성 검증 방법에 있어서, 고장율은 일렉트로마이그레이션의 고장율을 포함하기 때문에, 일렉트로마이그레이션의 고장율을 대규모의 반도체 집적 회로에 대해 검증 누설없이 실행할 수 있다.

또한, 본 발명에 따른 셀 라이브러리 데이터베이스는, 복수의 셀 각각의 입력 부하 용량 및 출력 부하 용량을 포함하는 셀내 입출력 부하 용량 정보와 상기 복수의 셀 각각의 외부 단자에 걸리는 부하 용량에 기초한 셀내 배선의 고장율 계산 방법의 정보를 갖기 때문에, 이 셀 라이브러리 데이터베이스를 이용하여 청구항1의 반도체 집적 회로의 신뢰성 검증 방법을 실행함으로써, 대규모의 반도체집적 회로에 대한 신뢰성 검증을 행할 수 있고, 또한 검증 누설도 생기지 않게 된다.

또한, 본 발명에 따른 셀 라이브러리 데이터베이스는, 복수의 셀 각각의 상기 외부 단자가 충전·방전 모두 이루어지는 쌍방향인지, 충전 혹은 방전만 이루어지는 한쪽 방향인지를 지시하는 방향성 정보를 더욱 포함하기 때문에, 이 셀 라이브러리 데이터베이스를 이용하여 청구항6의 반도체 집적 회로의 신뢰성 검증 방법을 실행함으로써, 고정밀도의 셀간 배선의 고장율을 얻을 수 있다.

또한, 본 발명에 따른 셀 라이브러리 데이터베이스는, 복수의 셀 각각의 소정 기간 내의 동작 횟수를 지시하는 동작율 정보를 더욱 포함하기 때문에, 이 셀 라이브러리 데이터베이스를 이용하여 청구항8의 반도체 집적 회로의 신뢰성 검증 방법을 실행함으로써, 동작율을 고려한 것으로부터 고정밀도의 셀내 배선의 고장율을 계산할 수 있다.

또한, 이 셀 라이브러리 데이터베이스를 이용하여 청구항9의 반도체 집적 회로의 신뢰성 검증 방법을 실행함으로써, 동작율을 고려한 것으로부터 고정밀도의 셀내 배선 및 셀간 배선의 고장율을 계산할 수 있다.

Claims (3)

1. 셀 라이브러리 데이터베이스를 이용하여, 셀간 배선에 의해 상호 접속되는 복수의 셀을 포함하는 반도체 집적 회로의 신뢰성을 검증하는 반도체 집적 회로의 신뢰성 검증 방법에 있어서,

   상기 셀 라이브러리 데이터베이스는, 상기 복수의 셀 각각의 입력 부하 용량 및 출력 부하 용량을 포함하는 셀내 입출력 부하 용량 정보와 상기 복수의 셀 각각의 외부 단자에 걸리는 부하 용량에 기초한 셀내 배선의 고장율 계산 방법의 정보를 포함하고,

   상기 복수의 셀 각각에 대하여,

   (a) 상기 셀내 입출력 부하 용량 정보에 기초하여, 상기 외부 단자에 걸리는 부하 용량을 구하는 단계, 및

   (b) 상기 고장율 계산 방법을 적용하여, 상기 부하 용량에 기초하여, 상기 외부 단자를 포함하는 셀의 셀내 배선의 고장율을 계산하는 단계

   를 포함하는 반도체 집적 회로의 신뢰성 검증 방법.
2. 제1항에 있어서,

   상기 단계(a)는,

   (a-1) 상기 셀내 입출력 부하 용량 정보에 기초하여, 상기 외부 단자에 걸리는 셀내 입출력 부하 용량 총합을 구하는 단계,

   (a-2) 상기 셀내 입출력 부하 용량 총합을 파라미터로 한 셀간 배선 계산식을 이용하여, 상기 외부 단자에 접속되는 셀간 배선의 배선 용량을 구하는 단계, 및

   (a-3) 상기 셀내 입출력 부하 용량 총합에 상기 배선 용량을 더해 상기 부하 용량을 얻는 단계

   를 포함하는 반도체 집적 회로의 신뢰성 검증 방법.
3. 셀간 배선에 의해 상호 접속되는 복수의 셀을 포함하는 반도체 집적 회로에 대한 신뢰성 검증용의 셀 라이브러리 데이터베이스에 있어서,

   상기 복수의 셀 각각의 입력 부하 용량 및 출력 부하 용량을 포함하는 셀내 입출력 부하 용량 정보, 및 상기 복수의 셀 각각의 외부 단자에 걸리는 부하 용량에 기초하는 셀내 배선의 고장율 계산 방법의 정보를 포함하는 셀 라이브러리 데이터베이스.