KR20010066690A - 고선명도, 광대역지연범위를 갖는 탭지연선 - Google Patents
고선명도, 광대역지연범위를 갖는 탭지연선 Download PDFInfo
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Abstract
본 발명은 탭지연선(tapped delayde line)에 관한 것으로서, 더욱 구체적으로는 기저 대역에서 구현하는 무선채널 시뮬레이터의 구성요소가 되는 탭지연선의 지연 선명도(delay resolution)를 개선하여, 클럭주기보다 더 작은 지연시간을 사용함으로서, 고선명도와 협역지연범위(narrow delay range)를 갖는 탭지연선을 구성하고, 이것을 시프트 레지스터와 결합하여 고선명도, 광대역지연범위(wide delay range)를 갖는 탭지연선에 관한 것이다.
본 발명의 고지연선명도와 협대역 지연범위를 가지는 탭지연선은, 아날로그 신호를 입력받아서 디지탈 신호로 변환하여 출력하는 아날로그-디지탈 변환기와, 상기 아날로그-디지탈 변환기로부터 출력되는 신호를 저장하는 FIFO메모리로 구성되고, ADC 샘플링과 FIFO 기록을 위한 클럭신호에 의하여 작동되며, 상기 아날로그-디지탈 변환기와 FIFO메모리 쌍을 다수개 병렬연결하고 각기 다른 위상을 가진 샘플링클럭을 공급하여 작동시키는 것을 특징으로 한다.
또한 본 발명에 의한 고지연선명도와 광대역지연범위를 가지는 탭지연선은, 아날로그 신호를 입력받아서 디지탈 신호로 변환하여 출력하는 아날로그-디지탈 변환기와, 상기 아날로그-디지탈 변환기로부터 출력되는 신호를 저장하는 FIFO메모리와, 상기 FIFO메모리로부터 출력되는 신호를 이동시키기 위한 다수의 시프트 레지스터와, 상기 스프트 레지스터들로부터 신호를 입력받아서 지연된 샘플링신호를 출력하는 멀티플렉서로 구성되는 것을 특징으로 한다.
Description
본 발명은 탭지연선(tapped delayde line)에 관한 것으로서, 더욱 구체적으로는 기저 대역에서 구현하는 무선채널 시뮬레이터의 구성요소가 되는 탭지연선의 지연 선명도(delay resolution)를 개선하여, 클럭주기보다 더 작은 지연시간을 사용함으로서, 고선명도와 협역지연범위(narrow delay range)를 갖는 탭지연선을 구성하고, 이것을 시프트 레지스터와 결합하여 고선명도, 광대역지연범위(wide delayrange)를 갖는 탭지연선에 관한 것이다.
소정의 목적을 위하여 아날로그 신호로부터 지연된 신호의 디지탈샘플을 얻는 샘플링방법은 크게 두 가지로 구분할 수 있다. 첫 째는 아날로그 지연소자를 이용하여 지연된 신호를 얻은 후에 이를 샘플링(sampling) 하는 방법이고, 두 번째는 아날로그-디지탈 변환기(Analog-Digital Converter;ADC)를 이용하여 샘플링한 후에 시프트 레지스터(shift register) 등을 이용하여 디지탈로 지연을 주는 방법이다.
첫 번째 방법은 매우 높은 지연 선명도(delay resolution)을 얻을 수 있으나 고정밀도의 아날로그 회로를 필요로 하기 때문에 구현이 어려운 문제점이 있다. 또한 아날로그 방식이므로 지연 선명도의 정확도가 떨어지는 문제점이 있다.
두 번째 방법의 경우에는 지연 선명도의 정확도가 높은 장점이 있으나, 클럭단위로 지연을 발생시키기 때문에 지연 선명도는 클럭신호의 주기보다 작게 할 수 없는 문제점이 있다. 따라서 원하는 지연 선명도이 높은 경우에는 그에 상응하는 주파수의 클럭을 사용하여야 한다.
또한 필요한 샘플링 레이트(rate)보다 지연 선명도가 높은 경우에는 필요이상의 오버샘플링을 하여야 하는 단점이 있다. 예를 들어서 왜곡없이 신호를 샘플링하기 위하여 필요한 샘플링 레이트가 10MS/s라고 하여도, 필요한 지연 선명도가 1ns이면, 1GS/s로 샘플링을 하여야 한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 기저 대역에서 구현하는 무선채널 시뮬레이터의 구성요소가 되는 탭지연선의 지연 선명도를 개선하여, 클럭주기보다 더 작은 지연시간을 사용함으로서, 고선명도, 광대역 지연 범위를 갖는 탭지연선을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 고지연선명도와 협대역 지연범위를 갖는 탭지연선은, 아날로그 신호를 입력받아서 디지탈 신호로 변환하여 출력하는 아날로그-디지탈 변환기와, 상기 아날로그-디지탈 변환기로부터 출력되는 신호를 저장하는 FIFO메모리로 구성되고, ADC 샘플링과 FIFO 기록을 위한 클럭신호에 의하여 작동되며, 상기 아날로그-디지탈 변환기와 FIFO메모리 쌍을 다수개 병렬연결하고 각기 다른 위상을 가진 샘플링클럭을 공급하여 작동시키는 것을 특징으로 한다.
또한 본 발명에 의한 고지연선명도와 광대역지연범위를 가지는 탭지연선은, 아날로그 신호를 입력받아서 디지탈 신호로 변환하여 출력하는 아날로그-디지탈 변환기와, 상기 아날로그-디지탈 변환기로부터 출력되는 신호를 저장하는 FIFO메모리와, 상기 FIFO메모리로부터 출력되는 신호를 이동시키기 위한 다수의 시프트 레지스터와, 상기 스프트 레지스터들로부터 신호를 입력받아서 지연된 샘플링신호를 출력하는 멀티플렉서로 구성되는 것을 특징으로 한다.
도 1은 본 발명에 의한 고선명도, 협역지연범위를 갖는 탭지연선의 구성도,
도 2는 본 발명에 의한 고선명도, 광역지연범위를 갖는 탭지연선의 구성도,
도 3은 서로 다른 위상을 가지는 클럭과 FIFO메모리를 이용한 도 1의 탭지연선에서의 타이밍 다이아그램이다.
<도면의 주요 부분에 대한 부호의 설명>
8 : 멀티플렉서 10,20: 아날로그-디지탈 변환기
12,22: FIFO메모리 13,14: 시프트 레지스터
이하 첨부된 도면을 참고하여 본 발명의 고선명도, 광대역 지연 범위를 갖는 탭지연선을 상세히 설명하면 다음과 같다.
본 발명은 고선명도, 광역지연범위를 갖는 탭지연선을 제공하기 위한 것으로서, 이것을 달성하기 위하여 먼저 클럭주파수보다 큰 지연선명도를 가지는 탭지연선(도 1)을 구성하고, 이것을 종래 사용되는 시프트 레지스터, 멀티플렉서와 결합하여 최종적으로 고선명도의 광역지연범위를 갖는 탭지연선(도 2)을 달성한다.
도 1에 도시된 것은 본 발명에 의한 탭지연선으로서, 특히 클럭주파수보다 정밀한 지연선명도(delay resolution)와 협대역지연범위(narrow delay range)를 갖는 탭지연선의 구성을 나타낸다.
도시된 바와 같이, 아날로그 신호를 입력받아서 디지탈 신호로 변환하여 출력하는 아날로그-디지탈 변환기(10)와, 상기 아날로그-디지탈 변환기(10)로부터 출력되는 신호를 저장하는 FIFO메모리(12)로 구성되어 있다. 이것들은 ADC 샘플링과 FIFO 기록을 위한 클럭신호에 의하여 작동된다. 원래의 아날로그 신호로부터 n개의 서로 다른 지연을 가진 샘플링신호를 얻고자 하면, n개의 아날로그-디지탈 변환기와, FIFO메모리를 도면과 같이 병렬연결하여 달성할 수 있다.
이 때 각각의 아날로그-디지탈 변환기(10,20,..)와 FIFO메모리(12,22,..)에는 신호의 주기가 동일하지만 위상(phase)이 서로 다른 클럭신호를 인가하면, 이 위상차에 의하여 각 아날로그-디지탈 변환기(10,20,...)에 의하여 얻어지는 각 샘플링신호간에 지연(delay)이 발생된다. 이것이 도 2의 타이밍 다이아그램에 표시되어 있다. 도면에서 보는 바와 같이, ADC1 샘플링과 FIFO메모리1의 기록에 사용되는 신호와, ADC2 샘플링과 FIFO메모리2의 기록에 사용되는 신호는 동일한 크기 및 주기를 가지지만, 서로 위상이 다름을 알 수 있다.
상기와 같은 작동상태에서는 클럭신호가 위상이 서로 다르므로 각 아날로그-디지탈 변환기(10,20,...)의 디지탈 출력신호의 동기가 일치하지 않기 때문에 이것의 보정을 위하여 FIFO메모리(12,22,...)를 이용한다. FIFO메모리는 데이타를 기록할 때 사용하는 클럭과 판독할 때(읽어낼 때) 사용하는 클럭이 서로 동기가 맞지 않아도 된다.
따라서 각 아날로그-디지탈 변환기(10,20,...)에 인가되는 클럭신호와 동일한 클럭신호를 이에 대응하는 FIFO메모리(12,22,...)에 데이타를 기록하기 위한 동기신호로 사용한다. 데이터를 판독할 때 사용되는 신호는 도 2에 도시된 바와 같이, 모두 동일한 신호를 사용한다. 이렇게 함으로써, 클럭의 한주기보다 적은 지연선명도(delay resolution), 즉 고선명도를 가진 디지털 샘플링신호를 얻을 수 있는 것이다.
이것을 도 1을 다시 참고하여 보면, 아날로그-디지탈 변환기(10)와 FIFO메모리(12)의 동작을 위한 클럭신호는, 탭에 의하여 아날로그-디지탈 변환기(10)와 FIFO메모리(12)에 동시에 공급됨을 알 수 있다.
또한 다른 아날로그-디지탈 변환기(20)와 FIFO메모리(22)에는 주기가 같고 위상이 서로 다른 클럭신호가 탭에 의하여 동시에 아날로그-디지탈 변환기(20)와 FIFO메모리(22)에 공급된다.
상기와 같이 구성된 탭지연선에서 공급되는 신호는 지연 선명도는 높은 정도로 얻을 수 있으나, 지연의 최대범위(maximum delay range)가 클럭주파수의 한 주기 이하로 제한되는 단점이 있다. 본 발명에서는 이것을 해소하기 위하여 종래 사용되는 시프트 레지스터(shift register)를 이용한다.
도 2는 본 발명에 의한 고선명도, 광역지연범위를 가진 탭지연선의 구성을 나타내는 개략도이다.
도시된 바와 같이, 아날로그 신호를 입력받아서 디지탈 신호로 변환하여 출력하는 아날로그-디지탈 변환기(10)와, 상기 아날로그-디지탈 변환기(10)로부터 출력되는 신호를 저장하는 FIFO메모리(12)와, 상기 FIFO메모리(12)로부터 출력되는 신호를 이동시키기 위한 다수의 시프트 레지스터와, 상기 스프트 레지스터들로부터 신호를 입력받아서 지연된 샘플링신호를 출력하는 멀티플렉서(8)로 구성된다.
이것은 원리는 다음과 같다. 즉, 도 1에 도시된 탭지연선을 이용하여 한 클럭주기보다 더 짧은 시간동안의 고선명도의 지연(delay)을 준 후에, 시프트 레지스터(13,14,..)를 통하여 한 클럭 주기보다 큰 지연(delay)을 얻는다.
예를 들어서, 한 클럭의 주기가 50ns이고 FIFO메모리를 이용한 지연으로 7ns의 지연을 얻었으면, 시프트 레지스터를 이용하여서는 57ns, 107ns, 157ns, 200ns,.. 등으로 지연을 할 수 있는 것이다. 시트프 레지스터(13,14,..)들은 멀티플렉서(8)에 연결되어 있으며, 멀티플렉서(8)로부터 지연된 샘플링신호가 출력된다. n개의 지연신호를 얻기 위해서는 아날로그-디지탈 변환기(10)와 FIFO메모리(12)를 필요한 갯수만큼 병렬연결하여 구성할 수 있다.
상기와 같이 본 발명에 의하면 기저 대역에서 구현하는 무선채널 시뮬레이터의 구성요소가 되는 탭지연선의 지연 선명도(delay resolution)를 개선하여, 클럭주기보다 더 작은 지연시간을 사용함으로서, 고선명도와 협역지연범위를 갖는 탭지연선을 구성하고, 이것을 시프트 레지스터와 결합하여 고선명도, 광대역 지연 범위를 갖는 탭지연선을 얻을 수 있다.
본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 사상과 범위내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 첨부한 특허청구범위에 속한다 할 것이다.
Claims (3)
- 아날로그 신호를 입력받아서 디지탈 신호로 변환하여 출력하는 아날로그-디지탈 변환기와, 상기 아날로그-디지탈 변환기로부터 출력되는 신호를 저장하는 FIFO메모리로 구성되고, ADC 샘플링과 FIFO 기록을 위한 클럭신호가 동시에 입력되어서 작동되며, FIFO메모리의 출력단을 통하여 지연신호를 출력하는 것을 특징으로 하는 고지연선명도와 협대역 지연범위를 가지는 탭지연선.
- 제1항에 있어서,상기 아날로그-디지탈 변환기와 FIFO메모리 쌍을 n개 병렬연결하고 각기 다른 위상을 가진 샘플링클럭을 공급함으로서 아날로그 신호로부터 n개의 지연신호샘플을 얻는 것을 특징으로 하는 고지연선명도와 협대역 지연범위를 가지는 탭지연선.
- 아날로그 신호를 입력받아서 디지탈 신호로 변환하여 출력하는 아날로그-디지탈 변환기와, 상기 아날로그-디지탈 변환기로부터 출력되는 신호를 저장하는 FIFO메모리와, 상기 FIFO메모리로부터 출력되는 신호를 이동시키기 위한 다수의 시프트 레지스터와, 상기 스프트 레지스터들로부터 신호를 입력받아서 지연된 샘플링신호를 출력하는 멀티플렉서로 구성되는 것을 특징으로 하는 고지연선명도와 광대역지연범위를 가지는 탭지연선.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990068572A KR100666149B1 (ko) | 1999-12-31 | 1999-12-31 | 고선명도 광대역 지연범위를 갖는 탭지연선 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990068572A KR100666149B1 (ko) | 1999-12-31 | 1999-12-31 | 고선명도 광대역 지연범위를 갖는 탭지연선 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010066690A true KR20010066690A (ko) | 2001-07-11 |
| KR100666149B1 KR100666149B1 (ko) | 2007-01-09 |
Family
ID=19635651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019990068572A KR100666149B1 (ko) | 1999-12-31 | 1999-12-31 | 고선명도 광대역 지연범위를 갖는 탭지연선 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100666149B1 (ko) |
-
1999
- 1999-12-31 KR KR1019990068572A patent/KR100666149B1/ko active IP Right Grant
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| KR100666149B1 (ko) | 2007-01-09 |
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