KR20010063427A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 버리드 채널 (Buried Channel) 형태의 메탈-옥사이드-실리콘 전계효과 트랜지스터(MOSFET)에서 펀치쓰루(Punchthrough) 특성을 개선하기 위하여, 버리드 채널 형태의 MOSFET에서 문턱 전압을 맞추기 위해서 실시하는 채널 도핑(Channel Doping) 단계에서 버리드 채널 위에 버리드 채널과 반대 타입(Type)의 도판트(Dopant)를 형성하므로, 게이트 산화막과 버리드 채널 사이에서 흐를 수 있는 오프 전류(Off Current) 성분을 감소시키는 반도체 소자의 트랜지스터 제조 방법에 관하여 기술된다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 버리드 채널 (Buried Channel) 형태의 메탈-옥사이드-실리콘 전계효과 트랜지스터(MOSFET)에서 펀치쓰루(Punchthrough) 특성을 개선하여, 게이트 산화막과 버리드 채널 사이에서 흐를 수 있는 오프 전류(Off Current) 성분을 감소시킬 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
일반적으로, 기존의 MOSFET의 반도체 소자에서 버리드 채널 형태의 채널 형상(Channel Profile)을 갖는 경우에 펀치쓰루 특성이 취약한 단점을 갖고 있다. 하지만 N-타입(N-type) 또는 P-타입(P-type)중 어느 하나의 타입으로 도핑(Doping)된 폴리실리콘을 게이트 전극으로 사용할 경우에 P-채널(P-Channel) 또는 N-채널(N-Channel) MOSFET의 채널을 버리드 채널 형태로 사용할 수밖에 없다.
도 1a는 종래 버리드 채널 형태를 갖는 반도체 소자의 트랜지스터 단면도로서, 이를 참조하여 그 제조 방법을 설명하면 다음과 같다.
종래 트랜지스터는 웰이 형성된 반도체 기판(11)에 소자 분리막(12)을 형성하여 액티브 영역(active region)을 정의(define)하고, 게이트 산화막(13), 게이트 전극(14), 소오스(15) 및 드레인(16)을 형성하여 구성된다. 게이트 전극(14)의 상부에는 게이트 전극의 패터닝(patterning) 및 절연을 위한 절연막(17)이 형성되고, 게이트 전극(14)의 측부에는 스페이서 절연막(18)이 형성되어 게이트 전극(14)을 보호한다.
게이트 전극(14)을 형성하기 전에 채널의 문턱 전압을 조절하기 위해 채널 도핑 공정을 실시하게 되는데, N-MOSFET일 경우에 P-타입의 불순물을, P-MOSFET일 경우에 N-타입의 불순물을 주입하여 채널 영역(19)을 형성한다. 게이트 전극(14)은 N-타입 또는 P-타입 불순물이 도핑된 폴리실리콘으로 형성한다.
종래 기술에서, 채널 영역(19)은 버리드 채널 형태로 형성되며, 도 1a의 채널 영역(19)에서 반도체 기판(11)의 깊이에 따른 채널 도핑 농도 형상(channel doping concentration profile)을 나타낸 그래프를 도시한 도 1b에서 알 수 있듯이, 반도체 기판(11) 표면에서의 채널 도핑 농도는 매우 낮기 때문에, 종래 버리드 채널 형태의 MOSFET의 경우에 게이트 산화막(13)과 인접한 채널 영역(19) 표면에서는 게이트 전압을 오프(Off) 상태로 인가할 경우에도 전류가 흐르게 되고, 이로 인하여 MOSFET의 채널을 확실히 오프 시킬 수 없어 결국 소자의 수율 및 신뢰성 저하를 초래하는 문제가 있다.
따라서, 본 발명은 버리드 채널 형태의 MOSFET에서 펀치쓰루 특성을 개선하여, 게이트 산화막과 버리드 채널 사이에서 흐를 수 있는 오프 전류 성분을 감소시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 웰 및 소자 분리막이 형성된 반도체 기판에 채널 이온 주입 공정으로 채널 영역을 형성하는 단계; 펀치쓰루 방지 이온 주입 공정으로 상기 채널 영역 상부의 기판 표면에 펀치쓰루 방지층을 형성하는 단계; 및 상기 채널 영역 및 펀치쓰루 방지층이 형성된 상기 반도체 기판 상에 게이트 산화막, 게이트 전극, 소오스 및 드레인 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a는 종래 버리드 채널 형태를 갖는 반도체 소자의 트랜지스터 단면도.
도 1b는 1a의 채널 영역에서 반도체 기판의 깊이에 따른 채널 도핑 농도 형상을 나타낸 그래프.
도 2a는 본 발명의 제 1 실시예에 따른 버리드 채널 형태를 갖는 반도체 소자의 트랜지스터 단면도.
도 2b는 도 2a의 채널 영역에서 반도체 기판의 깊이에 따른 채널 도핑 농도 형상을 나타낸 그래프.
도 3a 내지 도 3c는 도 2a의 트랜지스터를 제조하는 방법을 설명하기 위한 소자의 단면도.
도 4a는 본 발명의 제 2 실시예에 따른 버리드 채널 형태를 갖는 반도체 소자의 트랜지스터 단면도.
도 4b는 도 4a의 채널 영역에서 반도체 기판의 깊이에 따른 채널 도핑 농도 형상을 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판 12, 22: 소자 분리막
13, 23: 게이트 산화막 14, 24: 게이트 전극
15, 25: 소오스 16, 26: 드레인
17, 27: 절연막 18, 28: 스페이서 절연막
19, 29: 채널 영역 30, 31: 펀치쓰루 방지층
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a는 본 발명의 제 1 실시예에 따른 버리드 채널 형태를 갖는 반도체 소자의 트랜지스터 단면도로서, 기본적인 구성은 도 1a에 도시된 종래 트랜지스터와 동일하나, 종래 트랜지스터에서 문제가된 펀치쓰루 특성을 개선하기 위하여, 채널 영역(29)의 표면, 즉 게이트 산화막(23)과 인접되는 표면 부분에 펀치쓰루방지층(31)을 형성한다. 이와 같이 본 발명은 채널 영역(29)의 표면에 펀치쓰루 방지층(31)을 형성하므로, 도 2a의 채널 영역(29)에서 반도체 기판(21)의 깊이에 따른 채널 도핑 농도 형상(channel doping concentration profile)을 나타낸 그래프를 도시한 도 2b에서 알 수 있듯이, 반도체 기판(21) 표면에서의 채널 도핑 농도가 펀치쓰루 방지층(31)으로 인해 높아진다. 따라서, 본 발명의 버리드 채널 형태의 MOSFET는 게이트 산화막(23)과 인접한 채널 영역(29) 표면에서는 게이트 전압을 오프(Off) 상태로 인가할 경우에도 채널을 따라 흐르는 전류 성분을 크게 감소시킬 수 있다.
도 2a에 도시된 본 발명의 제 1 실시예에 따른 트랜지스터의 제조 방법을 도 3a 내지 도 3c를 참조하여 상세히 설명하면 다음과 같다.
도 3a를 참조하면, 웰이 형성된 반도체 기판(21) 상에 소자 분리막(22)을 형성하여 액티브 영역(active region)을 정의(define)한다. 채널의 문턱 전압을 조절하기 위해 채널 이온 주입 공정을 실시하여 반도체 기판(21)에 채널 영역(29)을 형성한다.
상기에서, 반도체 기판(21)에 형성되는 웰은 웰 이온 주입에 의해 형성되는데, P-MOSFET일 경우 N-타입의 불순물 이온을 주입하여 N-웰로 형성하고, N-MOSFET일 경우 P-타입의 불순물 이온을 주입하여 P-웰로 형성한다. 채널 영역(29)을 형성하기 위한 채널 이온 주입은 반도체 기판(21)의 웰 형성을 위한 불순물 이온과 반대 타입의 불순물 이온을 사용한다. P-MOSFET일 경우 P-타입의 버리드 채널영역(29)이 형성되는데, 이때의 이온 주입 조건은 도우즈(dose) 7.7 ×1012cm-2인 BF2를 20keV의 이온 주입 에너지로 한다.
도 3b를 참조하면, 채널 영역(29)이 형성된 상태에서 펀치쓰루 방지 이온 주입 공정을 실시하여 채널 영역(29)의 표면에 펀치쓰루 방지층(30)을 형성한다.
상기에서, 펀치쓰루 방지층(30)을 형성하기 위한 펀치쓰루 방지 이온 주입은 채널 영역(29) 형성을 위한 불순물 이온과 반대 타입의 불순물 이온을 사용한다. P-MOSFET일 경우 N-타입의 펀치쓰루 방지층(30)이 형성되는데, 이때의 이온 주입 조건은 도우즈(dose) 8 ×1011cm-2인 As를 8keV의 이온 주입 에너지로한다.
도 3c를 참조하면, 펀치쓰루 방지층(30)을 갖는 채널 영역(29)이 형성된 반도체 기판(21) 상에 게이트 산화막(23)을 형성하고, 게이트 전극 물질 및 게이트 전극의 패터닝(Pattering)과 절연을 위한 절연물질을 증착한 후, 패터닝 공정을 실시하여 게이트 전극(24) 및 게이트 전극(24) 위에 절연막(27)을 형성한다.
상기에서, 게이트 전극(24)은 N-타입 또는 P-타입 불순물 이온으로 도핑된 다결정실리콘이나, 금속이나, 다결정실리콘과 금속의 이중구조로 형성된다. 이때 금속으로는 WSix, TiSix, CoSix, 텅스텐과 같은 금속을 사용한다. 절연막(27)은 게이트 전극(24)의 산화를 방지할 수 있는 Si3N4등과 같은 절연물질로 형성한다.
이후, 도 2a에 도시된 바와 같이, 통상의 공정으로 소오스(25), 드레인(26) 및 스페이서 절연막(28)을 형성하여 본 발명의 트랜지스터가 제조 된다.
상기한 본 발명의 실시예는 채널 영역(29)과 게이트 산화막(23) 사이에 펀치쓰루 방지층(30)을 형성하여, 버리드 채널 형태의 채널을 갖는 MOSFET에서 게이트 산화막(23)과 반도체 기판(21) 표면에서 흐르는 오프(Off) 상태의 전류 성분을 감소시킨다.
도 4a는 본 발명의 제 2 실시예에 따른 버리드 채널 형태를 갖는 반도체 소자의 트랜지스터 단면도이고, 도 4b는 도 4a의 채널 영역에서 반도체 기판의 깊이에 따른 채널 도핑 농도 형상을 나타낸 그래프이다.
본 발명의 제 2 실시예는 전술한 제 1 실시예와 동일한 공정 단계를 적용하되, 제 1 실시예에서의 펀치쓰루 방지 이온 주입 공정을 2번 실시하여 채널 영역(29)과 반도체 기판(21)에 형성된 웰과의 경계 부분에 다른 펀치쓰루 방지층(31)을 형성한다. 다른 펀치쓰루 방지층(31)은 제 1 실시예에서 실시한 펀치쓰루 방지 이온 주입 조건에서 이온 주입 에너지를 높게 설정하여 형성하며, 웰 영역보다 불순물의 도핑 농도를 높게한다.
제 2 실시예에서와 같이 채널 영역(29)의 상부 및 하부에 펀치쓰루 방지층(30 및 31)을 형성할 경우 소자의 펀치쓰루 특성을 더욱 개선된다.
상술한 바와 같이, 본 발명은 채널 영역의 상부에 펀치쓰루 방지층을 형성하므로, 게이트 산화막과 버리드 채널 사이에서 흐르는 오프 상태의 전류를 감소시킬 수 있어, 펀치쓰루 특성의 개선으로 인한 소자의 전기적 특성을 향상시킬 수 있다.
Claims (8)
- 웰 및 소자 분리막이 형성된 반도체 기판에 채널 이온 주입 공정으로 채널 영역을 형성하는 단계;펀치쓰루 방지 이온 주입 공정으로 상기 채널 영역 상부의 기판 표면에 펀치쓰루 방지층을 형성하는 단계; 및상기 채널 영역 및 펀치쓰루 방지층이 형성된 상기 반도체 기판상에 게이트 산화막, 게이트 전극, 소오스 및 드레인 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 채널 영역은 상기 웰 형성을 위한 불순물 이온과 반대 타입의 불순물 이온을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 채널 영역은 P-MOSFET일 경우 도우즈 7.7 ×1012cm-2인 BF2를 20keV의 이온 주입 에너지로하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 펀치쓰루 방지층은 상기 채널 영역 형성을 위한 불순물 이온과 반대 타입의 불순물 이온을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 펀치쓰루 방지층은 P-MOSFET일 경우 도우즈 8 ×1011cm-2인 As를 8keV의 이온 주입 에너지로하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극은 N-타입 또는 P-타입 불순물 이온으로 도핑된 다결정실리콘이나, 금속이나, 다결정실리콘과 금속의 이중구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 금속은 WSix, TiSix, CoSix및 텅스텐중 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 펀치쓰루 이온 주입 공정에서 고 에너지 이온 주입 단계를 추가하여 상기 채널 영역과 상기 웰의 경계부분에 다른 펀치쓰루 방지층이 형성되도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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