KR20010062838A - 하드 디스크 드라이브용 기입 헤드의 오우버슈트 제어 - Google Patents

하드 디스크 드라이브용 기입 헤드의 오우버슈트 제어 Download PDF

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KR20010062838A
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Abstract

고속 데이타 레이트로 작동할 때에 과도한 오우버슈트 및 울림을 방지하기 위해 H-브리지의 하부 트랜지스터(24)의 베이스에 부가된 방전 회로(22)를 포함하는 향상된 기입 드라이브 회로가 개시되었다. 방전 회로(22)는 헤드 전압 또는 전류가 오우버슈트 조건에 도달한 후에 턴온된다. 양호한 실시예에서 방전 회로는 하나 이상의 병렬 구동 트랜지스터들을 선택하거나 또는 방전 회로의 가변 지연량을 변화시킴으로써 또는 양 변수의 임의의 조합을 변화시킴으로써 가변 방전 능력을 갖게 된다.

Description

하드 디스크 드라이브용 기입 헤드의 오우버슈트 제어{OVERSHOOT CONTROL FOR A HARD DISK DRIVE WRITE HEAD}
본 발명은 하드 디스크 드라이브(HDD)용 기입 드라이버 회로에 관한 것이다. 더 특정하게는, 디스크 기입 작동시의 상승 시간 및 하강 시간 및 다른 특성들을 최적화하기 위해 기입 헤드 드라이브 전류의 오우버슈트를 제어하기 위한 하드 디스크 드라이브용 기입 헤드 및 회로에 관한 것이다.
하드 디스크 드라이브 시스템은 보통 그 자신의 표면에 코팅된 자화 가능 재료를 구비한 하나 이상의 회전 디스크 또는 플래터들을 포함한다. 각 플래터 표면과 관련된 판독/기입 헤드는 헤드를 가로질러 반지름 방향으로 함께 이동하여서 트랙이라고 불리는 동심원 상에 로케이트된 어드레스 가능한 데이타 영역에 도달한다. 지금은 판독 및 기입 헤드가 분리된 것이 보편적이다. 기입 헤드는 트랙 상을 따라 디스크 플래터의 작은 영역을 자화함으로써 데이타를 저장하는 소형의 와이어 코일이다. 기입 헤드를 통해서 구동되는 전류는 일시적인 자기장을 생성하는 데, 이 자기장이 기입 헤드의 현재 위치에서 디스크의 작은 영역을 자화한다.
기입 헤드를 통해서 전류를 구동하는 데에 쓰이는 전자 회로는 보통은 도 1에 도시된 H-브리지 회로를 사용한다. 예를 들어, 하시모또등에게 허여되고 여기 참조목록에 올라 있는 미국 특허 제 <6,638,012> 는 기입 드라이버 회로에 H-브리지를 사용한다. H-브리지의 목적은 전류가 기입 헤드를 통해서 어느쪽 방향으로든지 구동될 수 있도록 하여주는 것이다. 전류가 어떤 한 방향으로 구동될 때 자기장은 그 N 극이 어느 한 방향으로 향하면서 형성되고, 전류가 상기 전류의 반대 방향으로 구동될 때 자기장은 상기 N 극이 향한 방향과 반대 방향으로 N 극의 방향이 정해지면서 형성된다. H-브리지는 한 쌍의 트랜지스터를 턴온하여 전류가 전원으로부터 접지로 이어진 경로를 따라 흐르도록 작동함으로써 헤드를 흐르는 구동 전류를 스위치시킨다. 예를 들어, 트랜지스터가 턴온되고 트랜지스터은 턴오프되었을 때 전류는 Hx 로부터 Hy 로 흐른다. 비슷하게 트랜지스터이 턴온되고가 턴오프되었을 때 전류는 그 반대 방향으로 흐른다. tr, tf(상승시간, 하강 시간) 은 전류가 HDD 기입 헤드의 인덕티브 부하를 통해서 흐를 때 그 방향이 전환되는 속도에 상응하는 시간이다.
HDD 플래터의 단일 트랙상에 저장될 수 있는 데이타량을 증가시키기 위해서는 전류 흐름의 변화 속도를 증가시키는 것이 필요하다. tr,tf 를 감소시키고자 할 때 그 한계는 전류 오우버슈트와 울림(ringing) 주기의 양을 제한시켜야 하는 것과 관계가 있다. 도 2 는 종래의 전형적인 HDD 기입 헤드에 시험 입력이 입력될 때의 전류 파형을 도시하였다. 헤드를 통한 스위치 속력이 증가됨에 따라 정상값을 넘는 전류 및 전압 오우버슈트가 헤드에서 발생하여 증가한다. 어느 정도의 오우버슈트는 용인할만하지만 몇몇 응용예에서 과도한 오우버슈트는 헤드 상에서 기입 비대칭성과 같은 해로운 효과를 낳으며, 결과적으로 전체 드라이브 시스템 수행성을 떨어뜨린다. 예를 들어, 오우버슈트의 증가는 헤드 전류가 자신의 정상 상태값에 안착하는 시간을 증가시킬 것인데, 드라이브 시스템에서 전류는 빨리 안착하는 것이 바람직스럽다. 종래의 회로는 도 1 에 도시된 대로 캐패시터 (16,18)을 추가함으로써 향상된 구동성 및 부수하는 오우버슈트의 개선을 이루어낸다. 이 회로에서 전류 전이의 시작점에서 캐패시터 (16,18) 에 의해 공급된 노드(20,22) 상에서의 초기의 전하 증가로 인해 기입 헤드를 통해서 추가의 전류가 흐르게 된다. 이 노드 (20,22) 상에서의 초기 전하의 증가는 기입 전류 전이의 속도를 증대시킨다. 종래의 기술은 또한 오우버슈트를 제어하는 프로그램 가능한 캐패시터로 인해 추가의 성능 향상을 이뤘다.
그러나 종래 기술에서 고속의 기입 전류 전이로부터 귀결되는 추가의 오우버슈트는 바람직스럽지 않은 효과를 낳는다. 본 발명에서는 방전 회로가 H-브리지의 하부 트랜지스터의 베이스에 추가되어 고속의 기입 전류 전이를 이루면서도 과도한 오우버슈트 및 울림을 방지하게 된다. 본 발명의 또다른 실시예에서 조정가능한 오우버슈트 회로는 가변 지연을 포함한다.
도 1 은 종래의 H-브리지 구동 회로를 도시한 도면.
도 2 는 종래의 기술에서 도 1의 H-브리지 구동 회로로부터의 전류 전이 응답을 나타낸 도면.
도 3 은 본 발명의 실시예에 따른 기입 드라이버용 오우버슈트 제어 회로를 도시한 도면.
도 4a 에서 도4 c는 본 발명의 실시예에 따른 타이밍 도를 도시한 도면.
도 5 는 본 발명의 또다른 실시예를 도시한 도면.
도 6 은 본 발명의 실시예에 따른 기입 드라이버용 선택 가능 오우버슈트 제어 회로를 도시한 도면.
도 7 은 본 발명의 실시예에 따른 HDD 시스템 레벨 뷰를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기입 헤드
20 : H-브리지 회로
22 : 방전 회로
24,26 : NPN 트랜지스터
28 : N-MOS 트랜지스터
34 : 펄스 회로
36 : NAND 게이트
38 : 인버터
40,42 : 지연 소자
상기 설명한 대로 HDD 기입 헤드를 통해서 전류를 구동하는 데에 사용되는전자 회로는 도 1 의 종래 기술의 회로에서 도시된 H-브리지 회로를 보통은 사용한다. 이 도면은 기입 드라이버의 간략화된 회로를 나타내는데 때로는 "기입용(writer)" 회로라고 지칭된다. 보통은 기입 드라이버 회로는및입력들을 구동하기 위한 추가 회로를 포함하여 상부의 두개 또는 하부의 두개의 트랜지스터가 정상 상태 전류값을 설정한다. 예를 들어 상기 언급한 미국특허 제 <6,638,012> 를 참고하라. H-브리지의 목적은 전류가 어느쪽 방향으로든지 기입 헤드를 통해서 구동되도록 하여주는 것이다. 전류가 어느 한 방향으로 구동될 때 자기장은 그 N 극이 한 방향으로 지향되면서 설정되고, 전류가 반대 방향으로 구동될 때 자기장은 그 N 극이 상기 N극의 반대 방향으로 지향되면서 생성된다. 자기장은 디스크 플래터 상에서 작은 영역을 자화하여 데이타를 디스크 플래터 상에 기입하기 위해 사용된다.
한 쌍의 트랜지스터를 턴온하여 전류가 전원으로부터 접지로의 한 경로를 따라서 흐르도록 하기 위해 H-브리지는 헤드를 통한 구동 전류를 스위치하도록 작동한다. 예를 들어, 트랜지스터가 턴온되고 트랜지스터이 턴오프되었을 때 Hx 에서 Hy 로 기입 헤드를 통해서 전류가 흐른다. 유사하게, 전류는 트랜지스터이 턴온되고 트랜지스터가 턴오프되었을 때 반대 방향으로 흐른다. 기입 헤드의 DC 작동점은 정상 상태 전류가 헤드를 통해서 흐를 때 헤드의 어느 한 쪽에서의 전압이 된다.
HDD 기입 헤드는 인덕티브 부하이기 때문에 헤드를 통한 전류가 도 2 에 도시된 대로 급속히 반전될 때 Hx 및 Hy 출력에서 전압 및 전류 스윙(특성 과도 울림 효과)이 생긴다. 고속 데이타 레이트를 이루기 위해서는 기입 헤드에서의 전류 전이의 기입 주파수를 증가시키는 것이 바람직스럽다. 역효과 없이 이를 이루려면 Hx 및 Hy 기입 출력에서의 울림 주기 및 전류 오우버슈트가 감소되고 제어될 수 있어야 한다.
도 3 은 본 발명의 한 실시예에 따른 간략화된 기입 드라이버 회로를 예시하였다. 기입 드라이버 회로는 상기 설명한 H-브리지 회로 및 방전 회로(22)를 포함한다. 본 실시예에서 H-브리지 회로(20)는 도 1 에 도시된 NPN 트랜지스터를 대체하여 P-MOS 트랜지스터를 포함한다. 방전 회로(22)는 H-브리지(20)의 NPN (24)의 베이스로부터 접지까지의 방전 경로를 제공하는 데, 이 방전 경로는 전류 오우버슈트를 제한시키고 더빠른 안착 시간을 이루어준다. 그 결과 기입 주파수는 최대화되고 기입 비대칭성은 최소화된다.
도 3 의 실시예에서 방전 회로(22)는 그 컬렉터는 H-브리지 트랜지스터(24)의 베이스에 접속되고 그 이미터는 접지에 접속된 NPN 트랜지스터(26)을 포함한다. NPN 트랜지스터(26)의 베이스는 N-MOS 트랜지스터(28)에 의해 제어될 수 있다. 본 실시예에서 N-MOS 트랜지스터(28)는 트랜지스터(24)의 베이스에 접속된 드레인 및 트랜지스터(26)의 베이스에 접속된 소스를 구비하였다. 트랜지스터(28)의 게이트는 입력 신호 X 를 갖는데 이 신호는 방전 회로를 구동하는 펄스이다. 회로의 작동은 도4a 에서 도 4c 를 참조하여 아래에 설명된다.
도 4 a 에서 도 4 c 는 상기 설명되고 도 3 에 도시된 전압, 전류, 및 타이밍도를 보여준다. 도 4 b 에 나타낸 트랜지스터 (24)의 전류 구동은 그 베이스 전압에 의해 제어된다. 전류 및 전압 울림은 헤드를 통한 전류가 반전될 때 헤드(10)의 인덕티브 부하 때문이다. 도 4 a 및 도 4 b 는 헤비 라인(heavy line)에 보여진 방전 회로(22) 없이 트랜지스터(24)에 대한 베이스 전압 및 전류를 도시하였다. 상승시간을 증가시키지 않고서 구동 전류 오우버슈트 및 울림을 감소시키는 것이 바람직스럽다. 적합한 구동 전류 레벨에 도달한 후에 본 발명은 구동 전류를 감소시키기를 시작하는 트랜지스터(24)의 베이스 전압의 일부분을 방전한다. 구동 전류의 감소는 울림 주기 및 전류 오우버슈트를 감소시키는 효과를 낳는다. 도 3 의 회로 (22)는 트랜지스터 (28)에 의해 턴온되었을 때 트랜지스터(24)의 베이스로부터의 방전 전압에 접속된 NPN 트랜지스터(26)를 포함한다. 도 4 c는가 하이로 된 후에 D1 만큼 지연된 후 NMOS 트랜지스터(28)를 턴온하는 입력 X 를 나타낸다. X 는 시간 D2 동안 트랜지스터 (28)를 턴온한다. 방전 회로는 신속하게 X가 하이로 된 후에 트랜지스터(24)의 베이스 전압을 감소시키고 결과적으로 도 4 a 및 도 4 b 의 빗금친 라인으로 도시된 바와 같이 구동 전류의 오우버슈트를 감소시킨다.
본 발명의 또다른 실시예가 도 5 에 도시되었다. 본 회로는 상기 설명한 H-구동 회로(20) 및 변형된 방전 회로(22)를 포함한다. 본 실시예에서 방전 회로(22)는 컬렉터는 H-브리지 트랜지스터(24)의 베이스에 접속되고 이미터는 접지에 접속된 NPN 방전 트랜지스터(26)를 포함한다. NPN 트랜지스터(26)의 베이스는 N-MOS 트랜지스터 쌍(30,32)에 의해 제어된다. 본 실시예에서 N-MOS 트랜지스터(30)는 트랜지스터(24)의 베이스에 접속된 드레인 및 트랜지스터(26)의 베이스에 접속된 소스를 구비하였다. 트랜지스터(32)의 소스는 드레인에 접속되고 드레인은 트랜지스터(26)의 베이스에 접속된다. 트랜지스터(30,32)의 게이트는 그 출력이 NAND 게이트(36)의 출력이 되는 펄스 회로(34)에 의해 궁극적으로는 제어된다. 트랜지스터(30) 는 인버터(37)를 통해서 NAND 게이트(36)의 반전된 출력 신호에 의해 구동된다.
펄스 회로(34)는 도 4 c의 입력 X 와 비슷한 펄스 신호를 제공한다. 펄스 신호는 트랜지스터(30,32) 를 통해서 방전회로(26)의 온 타임(on time)을 제어하는 데에 사용된다. 본 실시예의 펄스 회로(34)는 세개의 입력단을 갖는 NAND 게이트(36), 인버터(38) 및 지연 소자(40,42) 를 포함한다. NAND 게이트 (36)의 제 1 입력은 프리 앰프(도시안됨)의 논리 제어 회로로부터 나오는 방전 회로용 인에이블링 입력 신호이다. 제 2 입력은 지연 DLY1 에 의해 입력을 지연시키는 제 1 지연소자(40)로부터 온다. 지연 소자 (40) 에 대한 입력은인데 이는 H-브리지 트랜지스터(24)의 게이트에 가해지는 드라이버 신호와 동일하다.및은 기입 헤드를 통한 기입 전류의 방향을 제어한다. 제 3 의 NAND 입력은 인버터 (38)에 의해 구동된다. 인버터(38)로의 입력은 지연 소자(42)로부터 오고, 여기서 지연 소자는 지연 소자(40)(DLY1)의 지연에 부가되는 DLY2 만큼의 지연을 제공한다. 지연 소자(40,42)는 하나 또는 그 이상의 능동 또는 수동 소자를 포함할 수 있으며 기술계에 널리 알려진 것처럼 신호 지연을 획득하기 위해 여러가지 방법으로 구현될 수 있다.
본 회로의 작동이 다음에 설명된다. 프리 앰프 제어 회로는 먼저 EN 하이를 구동함으로써 방전회로를 인에이블한다. 한번의 DLY1의 지연후에은 하이로 되고 NAND 게이트(36)로의 제 2 입력도 하이로 된다. 지연 회로(42)를 통한의 전파 이전에 인버터 (38)는 NAND 게이트(36)에 대한 제3 입력으로서 하이를 출력한다. 따라서, NAND 게이트(36)의 출력은 NAND 게이트(36)의 제 2 입력이 하이로 될 때 로우로 스위치된다. 이 출력은 인버터(37)로 접속되어 트랜지스터(30)를 턴온하고 이는 다음으로 트랜지스터(26)를 턴온한다. DLY2 에 해당하는 제 2 지연후에의 전이가 지연 소자(42) 및 인버터(38)을 통해서 전파되어 NAND 게이트(36)에 대한 제 3 입력을 로우로 구동하고 따라서 NAND 게이트(36)를 하이로 스위치하고 인버터(37)의 출력을 로우로 스위치한다. 그러면 인버터(37)의 출력은 도 4 c 에 도시된 X와 비슷한 펄스이며에 대해 DLY1 의 지연을 갖고 DLY2 의 주기를 갖는다. 트랜지스터(30)가 인버터(37)로부터의 펄스동안 턴온되고 반면에 트랜지스터(32)는 턴오프된다. 그러면 펄스 동안 트랜지스터(26)는 온 상태에 있고 상기 설명한 대로 트랜지스터(24)의 베이스로부터 접지까지로의 방전 경로를 제공한다. 지연 회로로부터의 펄스가 종료되었을 때 또는 EN 신호가 하이가 아닐 때, NAND 게이트(36)는 트랜지스터(26)에 의해 제공된 방전 경로를 턴오프하기 위해 트랜지스터(30)를 턴오프하고 트랜지스터(32)를 턴온하는 하이 신호를 출력한다.
본 발명의 또다른 실시예가 도 6 에 도시되었다. 본 실시예는 또한 상기 설명한 대로의 H-브리지 구동 회로(20) 및 방전 회로(22)를 포함한다. 본 실시예에서 방전 회로(22)는 컬렉터는 H-브리지 트랜지스터(24)의 베이스에 접속되고 이미터는 접지에 접속된 일련의 NPN 방전 트랜지스터 (26a) 에서 (26c) 를 포함한다. NPN 트랜지스터 (26a) 에서 (26c) 의 베이스는 선택 트랜지스터 (50,52,54)를 통해서 N-MOS 트랜지스터 쌍(30,32)에 의해 제어된다. 본 실시예에서 N-MOS 트랜지스터 쌍(30,32)은 상기 설명한 이전 실시예와 마찬가지로 접속된다. 트랜지스터(30,32)의 베이스는 상기 설명한 대로 펄스 회로에 의해 구동된다. 선택 트랜지스터(50,52,54) 들은 각각의 방전 트랜지스터 (26a) 에서 (26c) 까지에 대한 N-MOS 트랜지스터 쌍(30,32)의 구동 능력을 인에이블하고 디스에이블한다. 프리 앰프의 논리 제어 회로로부터의 선택 입력 Sel1, Sel2, 및 Sel3 들은 선택 트랜지스터(50,52,54)의 게이트들에 접속되어 하나 이상의 트랜지스터들을 선택적으로 인에이블한다. 트랜지스터 (26a)에서 (26c) 까지의 크기들은 적절한 방전 전류의 범위를 제공하기 위해 스케일될 수 있다. 제 2 트랜지스터(56,58,60)의 드레인은 각 방전 트랜지스터의 베이스에 접속되고 소스는 접지에 접속된다. 이런 트랜지스터(56,58,60)의 게이트들은 트랜지스터(26a)에서 (26c)까지가 인에이블되지 않았을 때 이들을 오프상태로 유지하기 위해 논리 제어 회로로부터의 반전된 선택 입력에 접속된다.
도 6 의 실시예는 선택가능한 방전 회로의 또다른 특성을 갖는다. 기입 드라이버의 제어 회로는 가변 방전 전류를 제공하기 위해 하나 또는 그 이상의 트랜지스터 (26a)에서 (26b)를 선택적으로 인에이블한다. 기입 드라이버 회로는 어느 쌍이 정상 상태 헤드 전류을 제어하는 데에 사용되는가에 의존하여서 H-브리지 회로의 상부 또는 하부 디바이스 상에서및의 신호 값을 제어함으로써 기입 헤드를 통해 흐르는 기입 전류를 제어하는 디지탈 대 아날로그 변환기(DAC)를 보통은 갖는다. 기입 드라이버 회로는 또한 DAC 에 대한 입력을 설정하기 위해 시리얼(serial) 입력을 보통은 구비한다. 방전 회로에 대한 선택 입력들은 기입 드라이버 DAC 에 설정된 비트에 따라서 제어 회로에 의해 액츄에이트되거나 독립적인 시리얼 입력 레지스터에 의해 또는 기입 드라이버에 대한 외부의 또다른 입력에 의해서 액츄에이트될 수 있다. 이런 식으로 방전 디바이스의 크기가 제어가능하게 선택될 수 있다. 방전 디바이스의 크기가 커질수록 더많은 방전 전류가 가용될 수 있다. 선택은 디스크 드라이브를 디자인할 때, 제조할 때, 또는 디스크 드라이브를 작동시킬 때 일어날 수 있다.
상기 설명한 대로 방전 디바이스를 변화시키는 것에 부가하여 방전 전류의 지속 기간도 시스템 수행성을 최적화하기 위해서 제어될 수 있다. DLY1 및 DLY2 의 지속 기간은 구동 전류 범위에 대해서 최적화되거나 고정값이 될 수 있고, 또는 DLY1 및 DLY2 의 지속기간은 주어진 디스크 드라이브 디자인에 대한 오우버슈트를 최적화하기 위해서 또는 제조시에 또는 작동시에 단일 유닛을 최적화하기 위해서 제어될 수 있다. 지속 기간의 제어는 방전 전류의 제어에 의해 상기 설명한 대로 될 수 있다. 즉, 기입 드라이버 DAC 를 사용하여 제어되거나 또는 독립적으로 제어될 수 있다.
DLY1 및 DLY2 의 주기는 프리 앰프 DAC에 의해 제어되는 정상 상태 기입 헤드 전류의 값에 비례할 수 있다. 또다른 실시예에서 지속 기간 및 방전 전류는 모두 오우버슈트의 광범위한 제어를 제공하도록 제어될 수 있다.
도 7 은 본 발명의 HDD 시스템 레벨 뷰를 제공한다. 하드 디스크 드라이브 (100)는 컨트롤러(104)를 통해서 컴퓨터(102)에 접속된다. 하드 디스크 드라이브(100)는 디스크 플래터(106)를 구비하였는데 이는 모터(108)에 의해 구동되어 도시된 바처럼 회전한다. 판독 및 기입 헤드(110)는 보이스 코일 모터에(114)에 의해 구동되는 액츄에이터 메커니즘(112) 상에서 이동한다. 헤드가 검출한 데이타는 프리 앰프(116)를 통과하고 판독 채널(118)을 통과해 지나가고 또한 헤드 액츄에이터 위치 시스템(120)에게 피드백을 제공하는 데에 사용된다. HDD 로부터의 데이타 신호는 컨트롤러(102)에게 제공되고 이는 그후 컴퓨터(104)에게 제공된다. 본 발명은 상기 설명한 대로 프리 앰프(116)의 헤드 드라이브 회로의 향상을 이루어준다.
본 발명의 이점은 HDD 의 제조자가 전류 오우버슈트의 선택적 속성을 활용하여 헤드의 수행성을 최적화할 수 있다는 것이다. 헤드가 디스크 플래터의 서로 다른 트랙 또는 섹션에 액세스할 때 "번인(burn-in)" 동안 또는 "부유상태(on the fly)" 의 특정 드라이브 디자인에 대해서 최적화가 이뤄질 수 있다.
본 발명이 예시적 실시예에 대해서 설명되었지만 본 설명은 제한적인 의미로 해석되어서는 안된다. 명백한 것은 본 발명의 또다른 실시예뿐만이 아니라 예시적실시예에 대한 여러 변형 및 조합이 설명을 참고하여 본 분야의 기술자들에 의해 이뤄질 수 있다는 점이다. 따라서 청구범위는 그런 변형 및 실시예들을 포괄하도록 작성되었다. 예를 들어 NPN 트랜지스터들이 양호한 실시예로서 기재되었지만 nmos 트랜지스터와 같은 또다른 트랜지스터 유형이 본 발명에서 사용될 수 있다. 방전 회로는 또한 상부 H-브리지 트랜지스터에 포함될 수 있다.

Claims (12)

  1. 컴퓨터 시스템용 하드 디스크 드라이브에 있어서,
    하나 또는 그 이상의 표면 상에서 마그네틱 매체를 구비한 하나 또는 그 이상의 플래터,
    마그네틱 매체를 구비한 상기 표면 중 최소한 하나의 표면과 관련된 기입 헤드,
    상기 기입 헤드를 통해 흐르는 전류를 구동할 수 있고, 두개의 상부 트랜지스터 및 두개의 하부 트랜지스터를 구비한 H-브리지 회로, 및
    상기 트랜지스터들 중의 최소한 하나에 접속되고, 상기 최소한 하나의 트랜지스터의 베이스/게이트 드라이브를 방전시켜서 기입 헤드를 흐르는 전류가 반전되는 주기 동안 상기 트랜지스터들의 구동 전류를 감소시키는 방전 회로
    를 포함하는 컴퓨터 시스템용 하드 디스크 드라이브.
  2. 제 1 항에 있어서, 상기 방전 회로는 상기 헤드를 통해 흐르는 상기 전류가 오우버슈트 조건에 도달한 후에 베이스/게이트 드라이브를 방전시키는 컴퓨터 시스템용 하드 디스크 드라이브.
  3. 제 1 항에 있어서, 상기 방전 회로는 상기 H-브리지의 상기 하부 트랜지스터의 한 베이스/게이트에 접속된 최소한 하나의 방전 트랜지스터, 및 상기 기입 헤드를 통해 흐르는 상기 전류의 오우버슈트 주기 동안 상기 방전 트랜지스터를 구동하기 위한 수단을 포함하는 컴퓨터 시스템용 하드 디스크 드라이브.
  4. 제 3항에 있어서, 상기 방전 회로는 상기 하부 트랜지스터의 턴온으로부터 의 제 1 지연 후에 상기 방전 트랜지스터를 턴온하고 제 2 지연 후에 상기 방전 트랜지스터를 턴오프하는 펄스 회로를 포함하는 컴퓨터 시스템용 하드 디스크 드라이브.
  5. 제 4항에 있어서, 상기 제 1 및 제 2 지연 주기의 최소한 하나는 선택적으로 제어되는 컴퓨터 시스템용 하드 디스크 드라이브.
  6. 제 5항에 있어서, 헤드를 통해 흐르는 기입 전류를 제어하는 DAC(digital to analog converter) 를 더 포함하고, 상기 제 1 및 제 2 지연 주기의 최소한 하나는 DAC 기입 전류에 비례하는 컴퓨터 시스템용 하드디스크 드라이브.
  7. 제 4 항에 있어서, 게이트 입력에서 선택 입력을 갖는 선택 트랜지스터를 구비한 상기 다수의 트랜지스터들의 게이트들과 병렬로 접속된 다수의 방전 트랜지스터들을 더 포함하고, 게이트 입력들은 하나 또는 그 이상의 선택 트랜지스터들을 인에이블하기 위한 수단에 접속된 컴퓨터 시스템용 하드 디스크 드라이브.
  8. 하드 디스크 드라이브용 기입 헤드를 구동하기 위한 집적 회로에 있어서,
    상기 기입 헤드를 통해 흐르는 전류를 구동할 수 있고, 두개의 상부 트랜지스터와 두개의 하부 트랜지스터를 구비한 H-브리지 회로, 및
    상기 트랜지스터들 중의 최소한 하나에 접속되고, 상기 헤드를 통해 흐르는 상기 전류가 오우버슈트 조건에 도달한 후에 상기 최소한 하나의 트랜지스터의 베이스/게이트 드라이브를 방전시키기 위한 방전 회로
    를 포함하는 집적 회로.
  9. 제 8 항에 있어서, 상기 방전 회로는 상기 하부 트랜지스터의 턴온으로부터 의 제 1 지연 후에 상기 방전 트랜지스터를 턴온하고 제 2 지연 후에 상기 방전 트랜지스터를 턴오프하는 펄스 회로를 포함하는 집적 회로.
  10. 제 9 항에 있어서, 상기 제 1 및 제 2 지연 주기의 최소한 하나는 선택적으로 제어되는 집적 회로.
  11. 제 10 항에 있어서, 게이트 입력에서 선택 입력을 갖는 선택 트랜지스터를 구비한 상기 다수의 트랜지스터들의 게이트들과 병렬로 접속된 다수의 방전 트랜지스터들을 더 포함하고, 게이트 입력들은 하나 또는 그 이상의 선택 트랜지스터들을 인에이블하기 위한 수단에 접속된 집적 회로.
  12. 제 11 항에 있어서, 게이트 입력에서 선택 입력을 갖는 선택 트랜지스터를 구비한 상기 다수의 트랜지스터들의 게이트들과 병렬로 접속된 다수의 방전 트랜지스터들을 더 포함하고, 게이트 입력들은 하나 또는 그 이상의 선택 트랜지스터들을 인에이블하기 위한 수단에 접속된 집적 회로.
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