KR100746379B1 - 액티브 댐핑 회로 - Google Patents

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Abstract

액티브 댐핑 회로가 디스크 드라이브용 기입 회로에 의해 일어난 링잉 효과를 저감시킨다. 본 회로는 상부 스위치와 하부 스위치된 전류원을 포함한다. 용량성 피드백이 출력과 하부 스위치된 전류원 사이에 접속된다.
액티브 댐핑 회로, 링잉 효과, 기입 회로, 디스크 드라이브, H-브리지 회로

Description

액티브 댐핑 회로{ACTIVE DAMPING CIRCUIT}
도 1 은 디스크 구동 시스템의 측면도.
도 2 는 디스크 구동 시스템의 평면도.
도 3 은 H-bridge 회로를 예시한 도면.
도 4 는 추가의 H-bridge 회로를 예시한 도면.
< 도면의 주요 부분에 대한 부호의 설명>
300 : H-브리지 회로
302, 304 : PFET
306,308 : 바이폴라 트랜지스터
310, 312 : 커패시터
314 : 접지 저항
본 발명은 액티브 댐핑 네트워크에 관한 것으로서, 특히 디스크 드라이브용 기입 회로에서의 링잉 효과(ringing effects), 특히 언더슈트(undershoot)를 저감시키기 위한 액티브 댐핑(active damping) 네트워크에 관한 것이다.
디스크 드라이브는 많은 양의 정보를 디스크의 트랙 상에 일련의 논리값 1 들과 0 들로 인코드된 비트 단위로 저장하기 위해 사용된다. 이러한 논리값 1 들과 0 들은 디스크 트랙의 길이 방향을 따라 균일한 크기의 영역을 점유하는 비트 셀에 표현된다. 정보 비트는 최대의 정보량이 기록될 수 있도록 디스크 상에서 실제적으로 높은 밀도로 인코드되는 것이 바람직하다. 이는 디스크 상에서 비트 셀 밀도를 증가시키는 것, 즉 특정 트랙을 따르는 비트 셀의 크기를 감소시켜서 트랙 상의 비트 셀의 개수를 증가시키는 것으로 이룰 수 있다. 트랙 당 비트 셀의 개수를 증가시키는 것은 각 트랙상에 인코드될 수 있는 비트 개수를 증가시키는 것이고 따라서 기록되는 정보량이 증가한다.
종래에는, 논리값 1 은 주어진 비트 셀에 대해서 마그네틱 디스크 상의 자속(磁束)의 천이(transition)로서 기록되고, 천이가 없을 때 이는 논리값 0 을 나타낸다. 이러한 천이는 기입용 헤드를 사용해 기입용 전류 극성을 절환시킴으로써 발생한다. 논리값 1 을 나타내는 천이는 바람직하게는 중앙의 비트 셀 주변의 각각의 비트 셀 내에 배치되어서, 데이타 주파수(비트 셀 크기 및 디스크의 회전 속도에 기초함)가 디스크로부터 데이타를 판독할 때 위상고정루프(phase-locked loop)에 의해서 정확하게 고정될 수 있도록 하고, 기입 동작 동안 하나의 비트 셀의 경계에 걸쳐서 비트들이 인코드되지 않도록 보장해 주게 된다. 비트 셀들이 트랙 상에서 더 조밀하게 밀집됨에 따라 천이를 배치하는 것은 더 중요해지고 또 이를 정밀하게 제어하는 것이 어려워졌다. 따라서, 천이 배치 정확도와 비트 셀 밀도는 디스크 드라이브용 기입 회로에서 두 개의 중요한 파라미터이다.
기입 회로 헤드의 인덕턴스 성질과 기입 회로와 관련된 출력 캐패시턴스 때문에, 링잉 효과(ringing effects)가 기입 전류 신호에서 발생하여 기입 전류가 최종 DC 값에 안정화 되는 것을 지연시키는 경향이 있다. 이런 링잉 효과는 천이 배치 및 비트 셀 크기 모두에 대해 나쁜 영향을 끼친다. 링잉 효과가 발생할 때 취할 수 있는 한 방법은 기입 전류가 최종 DC 값으로 안정화(settling)될 때까지 그냥 기다린 후에 비트를 인코드하기 위한 다음의 천이를 인에이블하는 것이다. 이 방법에서는 기입 전류가 안정화되는 시간을 가질 수 있도록 비트 셀 지속시간이 증가되어야 한다는 것을 의미한다. 기입 전류의 링잉 효과에 의해 이러한 시스템에서 비트 셀 내의 천이 배치의 정확도가 부정적인 효과를 받지는 않겠지만, 기입 회로에 의한 비트 인코딩의 밀도는 원하는 목표에 비하여 저하된다. 링잉 효과가 생길 때 대처하는 다른 방법은 기입 전류가 최종 값에 안정화되기 전에 기입 전류를 절환시키는 것이다. 이 접근법은 수용할 만한 인코딩 밀도를 유지하지만 비트 인코딩의 배치 정확도가 떨어지고 디스크로부터 다음 순서에 데이타 판독하는 것을 방해한다. 더 자세하게는 기입 전류가 이전의 천이로부터 충분히 안정화되지 못했다면 다음 천이에 대한 절환시에는 이전과 다르며 제어되지 않은 전류 레벨에서 개시될 수 있고, 이는 비트 셀 내에서 천이가 산재하여 배치되는 결과를 낳는다. 따라서, 위 두가지의 방법 모두는 링잉 현상이 있을 때 원하지 않는 성능상의 반대급부(trade-off)를 가져온다.
링잉 현상에 대한 한 공지된 해결책은 기입 헤드의 단자 사이에 감쇠용(damping) 저항을 접속하는 것이었다. 저항 감쇠는 헤드를 통해 흐르는 기입 전류 신호가 안정화되는 시간을 줄여준다. 그러나, 저항 감쇠는 기입 회로의 작동에 대하여 몇가지의 부정적인 효과를 미친다. 일부 기입 전류가 감쇠용 저항을 통해서 다른 곳으로 빠지기 때문에 헤드를 흐르는 기입 전류가 감소한다. 헤드를 통해 흐르는 기입 전류에 대한 소망값을 확보하기 위해서는 더 많은 전류가 발생되어 헤드와 감쇠 저항 모두를 통해서 흘러야 한다. 더 중요한 점으로는 감쇠 저항이 기입 전류 천이를 이루기 위한 상승 시간을 늦춘다는 것이다. 이는 비트 셀 밀도에 대해 나쁜 영향을 끼칠 수 있다. 저항에 의한 감쇠가 정말 안정화 시간을 감소시키기는 하지만 더 느려진 상승 시간은 고성능 기입 회로에 대해서는 수용할 만한 것이 아닐 수 있다. 언더슈트가 또한 일어날 수 있는데 이는 헤드 매체의 포화(saturation) 손실로 귀결될 수 있거나 또는 제어되지 않은 전류 레벨로부터 스위칭되는 문제를 일으키는 데 기여하여 비트 셀이 산재하여 배치되는 좋지 않은 결과를 낳는다. 따라서, 디스크 구동 기입 회로에서 링잉 현상과 저항 감쇠 해결책의 단점을 극복할 수 있는 댐핑 시스템이 필요하다.
H-브리지 전류원에 대하여 피드백을 적용함으로써 H-브리지 회로의 유도성 부하에 대하여 부궤환(negative feedback)을 제공하도록 배치된 커패시터를 포함하는 디스크 구동 기입 회로에 액티브 댐핑 어셈블리가 제공된다.
본 발명이 도면을 참조하여 설명되는데, 이 도면에서 유사하거나 동일한 번호들은 유사하거나 동일한 소자들을 나타낸다. 본 발명이 본 발명의 목적을 성취하기 위한 것으로 설명되었지만 본 기술 분야의 기술자들은 본 발명의 사상 및 범위를 벗어나지 않고서 이런 설명들로부터 여러 변형 기술들이 만들어질 수 있음을 인지해야 한다.
도 1 및 도 2 는 각각 덮개(110) 내부의 도면 부호 100으로 지정된 디스크 구동 시스템의 측면 및 평면도이다. 디스크 구동 시스템(100)은 스핀들 (114)에 장착된 다수의 적층된 자성 기록 디스크(112)를 포함한다. 디스크는 (112)는 종래의 미립자형이거나 박막 기록 디스크 또는 다른 실시예에서는 액체 베어링(liquid-bearing) 디스크일 수 있다. 스핀들 (114)은 스핀들(114) 자체와 디스크(112)를 회전시키는 스핀들 모터(116)에 부착된다. 샤시(120)가 덮개(110)에 연결되어 디스크 구동 시스템에게 안정된 기계적 지지를 제공한다. 스핀들 모터(116)와 액츄에이터 샤프트(130)는 샤시(120)에 부착된다. 허브 어셈블리(132)는 액츄에이터 샤프트(130) 주위로 회전하고 다수의 액츄에이터 아암(134)을 지지한다. 액츄에이터 아암(134)의 스택은 때때로 "빗(comb)"으로 지칭된다. 로터리 보이스 코일 모터(140)가 샤시(120) 및 액츄에이터 아암(134)의 후방 영역에 부착된다.
다수의 헤드 서스펜션 어셈블리(150)는 액츄에이터 아암(134)에 부착된다. 다수의 유도성 트랜스듀서 헤드(152)는 각각 서스펜션 어셈블리(150)에 부착되는데, 각 헤드(152)는 최소한 하나의 유도성 기입 소자를 포함한다. 여기에 덧붙여서, 각 헤드(152)는 또한 유도성 판독 소자 또는 MR (magneto-resistive) 판독 소자를 포함할 수 있다. 헤드(152)는 서스펜션 어셈블리(150)에 의해서 디스크(112)에 근접하게 배치되어, 작동시 헤드가 디스크(12)와 전자기적 통신을 하게 된다. 로터리 보이스 코일 모터(140)는 헤드 서스펜션 어셈블리 (150)가 디스크(112) 상의 소망하는 반지름 방향 위치로 이동하도록 하기 위해 액츄에이터 샤프트(130) 주위로 액츄에이터 아암(134)을 회전시킨다.
제어기 유닛(160)은 디스크(112)의 회전 제어 및 헤드(100)의 위치 제어를 포함하여 디스크 드라이브 시스템(100)을 전체적으로 제어한다. 제어기 유닛(160)은 일반적으로 중앙처리 장치(CPU), 메모리 유닛, 및 기타의 디지탈 회로를 포함하는데, 이런 기술적 측면들은 컴퓨터 분야의 전문가에 의해 하드웨어 로직으로 또한 구현될 수 있다. 제어기 유닛(160)은 액츄에이터 제어/구동 유닛(166)에게 접속되고 액츄에이터 유닛은 다음으로 로터리 보이스 코일 모터(140)에게 접속된다. 일반적으로 컴퓨터 시스템이거나 퍼스널컴퓨터(PC)인 호스트 시스템(180)은 제어기 유닛(160)에게 연결된다. 호스트 시스템(180)은 디지탈 데이타를 제어기 유닛(160)에게 전송하여 디스크(112) 상에 기록되도록 하거나, 특정 로케이션에 있는 디지탈 데이타가 디스크(112)로부터 판독되어 호스트 시스템(180)으로 되돌려지도록 요청할 수 있다. 기입/판독 채널(190)은 제어기 유닛(160)에 의해 생성된 판독 및 기입 신호들을 수신하고 조절하여, 이들을 보이스 코일 모터(140)의 단면부를 통해서 도면부호 192로 표시된 아암 일렉트로닉스(AE)로 통신해 준다. AE 유닛(192)은 액츄에이터 아암(134) 상에 또는 그에 아주 가깝게 장착된 인쇄회로 기판(193) 또는 플렉서블 캐리어와, 바람직하게는 판독 구동기, 기입 구동기 및 관련 제어 회로를 포함하는 집적 회로(IC)칩에 의해 구현된 회로를 포함하며, 인쇄 회로 기판(193) 또는 캐리어 상에 장착된 AE 모듈(194)을 포함한다. AE 모듈(194)은 인쇄 회로 기판의 접속부를 통해서 판독 기입 채널(190)에 및 또한 다수의 헤드(152) 내의 각 판독 헤드 및 각 기입 헤드에 결합된다. AE 모듈(194)은 본 발명의 기입 회로를 포함한다.
상기 설명한 대로 HDD 기입 헤드를 통해 흐르는 전류를 구동하는 데에 사용되는 전자 회로는 도 3에 도시된 바와 같이 H-브리지 회로(300)를 일반적으로 사용한다. 도 4 는 본 발명에 따른 또 다른 회로를 나타낸다. 통상, 기입 구동 회로(300)는 전류값을 세팅하는 상부의 두 개 또는 하부의 두 개의 트랜지스터를 구비하여, X 및 Y 입력을 구동하기 위한 추가 회로를 포함한다. H-브리지 회로(300)의 목적은 전류가 어느 방향으로도 기입 헤드를 통해서 구동되도록 하여주는 것이다. 전류가 한 방향으로 구동되었을 때 생성된 자기장의 N 극은 한 방향으로 생기고 전류가 반대 방향으로 구동되었을 때에는 자기장의 N극은 그 반대 방향으로 형성된다. 이 자기장은 이후 디스크 플래터 상의 조그만 영역을 자화시킴으로써 데이타를 디스크 플래터에 "기입" 하는 데에 사용된다.
H-브리지 회로(300)는 한 쌍의 스위치를 턴온하여 전류가 공급원으로부터 접지로 흐르도록 함으로써 헤드를 통해서 흐르는 구동 전류를 절환시키도록 동작한다. 예를 들어, P채널 FET(302) 및 바이폴라 트랜지스터 (308)가 턴온되었을 때 전류는 기입 헤드를 통해서 HX 로부터 HY 로 흐르게 된다. 특정 타입의 FET 및 바이폴라 디바이스가 회로(300)에 대해 도시되었지만, 다른 타입의 트랜지스터 및 FET 가 서로 대체가능하도록 H-브리지에서 사용될 수 있다. 모든 바이폴라 트랜지스터가 사용될 수 있고, 또한 모든 FET 트랜지스터가 사용될 수 있다. 마찬가지로, P채널 FET(304) 및 바이폴라 트랜지스터 (306)가 턴온되었을 때 전류는 기입 헤드를 통해서 반대 방향으로 흐른다. 기입 헤드의 DC 동작점은 기입 전류가 헤드를 통해서 그 소망하는 전류 설정치에 안정화되었을 때 헤드의 양측에서의 전압이다.
기입 헤드가 유도성 부하이므로 헤드를 통한 전류가 급히 역으로 흐르게 될 때 HX 및 HY 출력에서 전압 및 전류 스윙(특징적인 과도기적 링잉(transient ring))이 생긴다. 높은 데이타 속도를 위해서는 기입용 헤드 전류 천이를 위한 기입 주파수를 증가시키는 것이 바람직스럽다. 이를 역효과 없이 이룰려면 HX 및 HY 기입 출력의 링잉 주기가 감소되어야 한다.
PFET (304) 의 소스가 전압원 VDD 및 PFET (302) 의 소스에 연결된다. PFET (304)의 게이트 및 PFET(302)의 게이트가 각각 PFET (304) 및 PFET(302)의 작동을 제어하기 위한 제어 회로에 연결된다. PFET (304) 및 PFET(302)는 기입 헤드 전류에 대한 상부 제어 스위치를 형성한다. PFET(304)의 드레인은 터미날 HY 및 패시터(310)에 연결된다. 또한, PFET(304)의 드레인은 바이폴라 트랜지스터(308)의 컬렉터에 연결된다. 트랜지스터(308)의 이미터는 접지에 접속된 저항(314)에 연결된다. 트랜지스터 (306) 및 (308)은 하부 제어 회로 및 H-브리지 전류원을 형성한다. 또한, 트랜지스터(308)의 이미터는 바이폴라 트랜지스터(306)의 이미터에 연결된다. 트랜지스터(308)의 베이스는 커패시터(312)에 연결된다. 트랜지스터(306)의 컬렉터는 커패시터(312)에 연결된다. 트랜지스터(306)의 베이스는 커패시터(310)에 접속되고 트랜지스터(308)의 컬렉터는 커패시터(310)에 접속되어, 터미날 HY 에서의 전압 피드백 루프를 형성한다. 커패시터(312)로의 접속은 터미날 HX 에서의 전압 피드백 루프를 형성한다.
본 발명은 H-브리지 회로의 제 1 측에 있는 제 1 트랜지스터의 컬렉터로부터 H-브리지 회로의 제 2 측에 있는 제 2 트랜지스터의 베이스로 피드백을 제공한다. 예를 들어, 커패시터 (312)는 트랜지스터(306)의 컬렉터로부터 트랜지스터(308)의 베이스로 피드백을 제공한다. 본 커패시터는 터미날 HX 에서의 전압의 음의 피드백을 트랜지스터(308)의 베이스로 제공한다.
VHX = IPFET302 ·RPFET302
VB308 ≒ VHX .
따라서, 커패시터(312)는 HX 에서의 전압의 일부를 트랜지스터(308)의 베이스로 인한다. 기입 천이 동안 전압 VHX 의 상승은 트랜지스터(308)의 베이스에서의 전압을 상승시킨다. 트랜지스터(308)의 베이스에서 전압을 상승시키는 것은 유도성 부하를 경유하여 컬렉터를 통해서 트랜지스터(308)의 이미터로 더많은 전류가 흐르는 결과를 낳고, 이는 전압 VHX 를 끌어내린다. 전압 VHX 가 낮아짐에 따라 트랜지스터(308)의 베이스에서의 전압이 감소되고 그에 따라 트랜지스터(308)에서의 컬렉터 전류를 감소시키고 이는 다음으로 VHX 를 상승시킨다. 따라서, 커패시터는 VHX 의 링잉(ringing)을 제한시킨다. 이 일련의 처리들은 기입 출력 전압 VHX 의 안정화 시간을 감소시키고 이에 따라 유도성 부하를 통한 전류 링잉을 감소시킨다. H-브리지의 다른 반쪽이 작동할 때에도 비슷한 동작이 일어난다. PFET(304) 및 바이폴라 트랜지스터(306)가 턴온되었을 때 커패시터 (310)는 바이폴라 트랜지스터(308)의 컬렉터로부터 바이폴라 트랜지스터(306)의 베이스로 피드백을 제공한다.
도 4 는 본 발명의 또다른 실시예를 예시하였다. 도4 에서 터미날 HX 및 트랜지스터(308)의 베이스 사이의 연결은 직렬 연결된 두 개의 커패시터 즉 커패시터 (404) 및 (408)을 갖는다. 커패시터 (404) 및 (408)사이의 접합은 커패시터의 파괴를 방지하기 위해 공급 전압 사이에서 직렬 연결된 PFET에 의해서 공급 전압의 중간 정도로 바이어스되는 데, 이는 5 V 정도이다.
본 발명은 커패시터의 피드백 효과에 의해 전압의 일부를 트랜지스터의 베이스로 가함으로써 전압 VHX 를 일정값에 가깝도록 조정할 수 있다. 이에 따라 커패시터를 포함하는 본 발명의 액티브 댐핑 회로는 기입 출력 전압 VHX 의 안정화 시간을 감소시켜서 유도성 부하를 통한 전류 링잉을 감소시킨다.
본 발명이 특정 실시예에 대해서 설명되었지만 본 기술 분야의 전문가는 본 발명의 사상 및 범위를 벗어나지 않고서 본 발명의 자세한 부분들에 대해서 변형들이 만들어질 수 있음을 알 것이다.

Claims (5)

  1. 액티브 댐핑 회로로서,
    상부 제어 회로가 하부 제어 회로에 접속된 H-브리지 회로; 및
    상기 H-브리지 회로에 피드백을 제공하기 위한 피드백 회로
    를 포함하며,
    상기 피드백 회로는 상기 H-브리지 회로의 제 1 측에 있는 제 1 트랜지스터의 컬렉터로부터 상기 H-브리지 회로의 제 2 측에 있는 제 2 트랜지스터의 베이스에 직접 접속된 커패시터를 제공하고; 상기 상부 제어 회로와 상기 하부 제어 회로 사이에는 추가의 여분의 경로들이 존재하지 않는 액티브 댐핑 회로.
  2. 제 1 항에 있어서, 상기 하부 제어 회로는 제 1 하부 제어 회로 및 제 2 하부 제어 회로를 포함하고, 상기 피드백 회로는 상기 제 1 하부 제어 회로와 상기 제 2 하부 제어 회로 사이에 접속되는 액티브 댐핑 회로.
  3. 삭제
  4. 제 1 항에 있어서, 상기 피드백 회로는 두 개의 피드백 회로들 중 하나인 액티브 댐핑 회로.
  5. 제 1 항에 있어서, 상기 피드백 회로는 직렬 접속된 두 개의 커패시터들이며, 상기 두 개의 커패시터들 간의 접합은 중간 공급 전압으로 바이어스되어 있는 액티브 댐핑 회로.
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