JP2001236603A - ハードディスク駆動機構 - Google Patents

Abstract

(57)【要約】 【課題】 より速い書込み転換の結果として生じたオー
バシュートは望ましくない影響を有する。 【解決手段】 改善された書込み駆動回路は、過度のオ
ーバシュートとリンギングを防止し、他方ではより高い
データ速度を可能とするために、Ｈ−ブリッジの底部ト
ランジスタのベースに付加された放電回路を含む。この
放電回路は、ヘッド電圧又は電流がオーバシュート状態
に達した後にターンオンされる。好ましい実施例では、
この放電回路は、１つ又はそれより多い並列トランジス
タの選択による、又は放電回路における可変遅延の変化
による、又は両方の変数のどの様な組み合わせによる可
変放電能力を含む。両者は、直列制御ポートの上のディ
スク駆動機構プリアンプに書込まれる一つの語により制
御出来る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ハードディスク駆
動機構（ＨＤＤ）のための書込みドライバ回路に関す
る。より詳しくは、ディスクへの書込み動作の立上り時
間及び立下り時間並びに他の特性を最適にするために書
込みヘッド駆動電流のオーバシュートを制御するための
ハードディスク駆動機構書込みヘッド及び回路に関す
る。

【０００２】

【従来の技術】ハードディスク駆動機構記憶システム
は、典型的には、磁化可能物質を表面に塗布した１つ又
はそれより多い回転ディスク、又はプラッタ（ｐｌａｔ
ｔｅｒｓ）を含む。各プラッタ表面と関連する読取り／
書込みヘッド（複数）は、トラックと呼ばれる同心円上
に位置するアドレス可能データ領域に到達するために一
緒にヘッドを横切って半径方向に移動する。別々の読取
り及び書込みヘッドを持つことは、今や普通である。書
込みヘッドは、本質的には、小さな電線のコイルで、こ
れはトラックに沿うディスクプラッタの小さな領域を磁
化することによりデータを記憶する。書込みヘッドを通
り駆動される電流は、一時的な磁界を作り、これは書込
みヘッドの電流位置におけるディスクの小さな領域を磁
化する。

【０００３】書込みヘッドを通る電流を駆動するために
使用される電子回路は、典型的には図１に示す様なＨ−
ブリッジを使用する。例えば、ハシモト等により発行さ
れ、ここに参照して組入れられる米国特許第６，６３
８，０１２号明細書では、書込みドライバ回路のために
Ｈ−ブリッジを使用する。Ｈ−ブリッジの目的は、電流
が書込みヘッドを通りどちらの方向へも駆動されるのを
可能にすることである。電流が１つの方向へ駆動される
と、１つの方向に北極を持つ磁界が作られ、また電流が
反対方向へ駆動されると、反対方向に北極を持つ磁界が
作られる。このＨ−ブリッジは、１対のトランジスタを
ターンオンすることによりヘッドを通る電流を切替える
ように動作し、電流が電源から接地への経路に流れるの
を可能にする。例えば、トランジスタ（複数）Ｙがター
ンオンし、トランジスタ（複数） がターンオフすると、電流はＨｘからＨｙへ書込みヘッ
ドを通り流れる。同様に、トランジスタ（複数） がターンオンし、トランジスタ（複数）Ｙがターンオフ
すると、電流は反対方向に流れる。ｔｒ、ｔｆ（立上り
時間、立下り時間）は、電流がＨＤＤ書込みヘッドの誘
導性負荷を通して逆転できる速度に対応する時間であ
る。

【０００４】ＨＤＤプラッタの単一のトラック上に記憶
できるデータの量を増加させるために、電流の流れの変
更の速度を増加させることが望ましい。ｔｒ、ｔｆを減
少させることに対する限界は、電流のオーバシュートの
量及びリンギング（ｒｉｎｇｉｎｇ）期間を制限してい
ることである。図２は、典型的な先行するＨＤＤ書込み
ヘッドへのテスト入力に対する電流波形を示す。ヘッド
を通る電流のスイッチング速度が増加すると、電流と電
圧のオーバシュートは、定常状態値より高く、ヘッドに
おいて増加する。幾らかのオーバシュートは許容できる
が、幾つかの応用における余り大きなオーバシュート
は、書込み非対称の様な有害な影響をヘッド及び結果と
して全体の駆動システム性能に及ぼす。例えば、増加し
たオーバシュートはヘッド電流が定常状態値に落ち着く
時間を長くし、ところが一方、電流はできるだけ速く安
定するのが望ましい。

【０００５】先行技術の回路は、図１に示す様にコンデ
ンサ１６、１８を追加することにより強化された駆動及
びこれに伴うオーバシュートを与えた。この回路におい
ては、電流の転換の開始において、コンデンサ１６、１
８により供給されるノード２０、２２上の電荷の初期の
増加から、追加の電流が書込みヘッドを通過する。ノー
ド２０、２２上の初期の電荷の増加は、書込み電流転換
の速度を増加させた。先行技術は、オーバシュートを制
御するためプログラマブル・コンデンサの使用により更
に強化された。

【０００６】

【発明が解決しようとする課題】先行技術においては、
より速い書込み転換の結果として追加されたオーバシュ
ートは望ましくない影響を有する。

【０００７】

【課題を解決するための手段】本発明においては、より
速い書込み転換を可能としながら、過度のオーバシュー
トとリンギングを防ぐため、Ｈ−ブリッジの底部トラン
ジスタのベースに放電回路が追加される。本発明の別の
実施例においては、調節可能なオーバシュート回路は、
可変遅延素子を含む。

【０００８】

【発明の実施の態様】上述の様に、ＨＤＤ書き込みヘッ
ドを通る電流を駆動するために使用される電子回路は、
典型的に図１の先行技術回路に示される様なＨ−ブリッ
ジを使用する。この図は、時には「ライタ（ｗｒｉｔｅ
ｒ）」回路と呼ばれる、書込みドライバの簡単化された
回路を表す。典型的には、書込みドライバ回路は、Ｙ及
び 入力を駆動するための追加の回路を含み、頂部の２つ又
は底部の２つのトランジスタは定常状態電流値を設定し
ている。例えば、上に参照した米国特許第６，６３８，
０１２号明細書を参照して下さい。Ｈ−ブリッジの目的
は、電流が書込みヘッドを通りどちらの方向へも駆動さ
れるのを可能とするためである。電流が１つの方向へ駆
動されると、１つの方向に北極を持つ磁界が作られ、ま
た電流が反対方向へ駆動されると、反対方向に北極を持
つ磁界が作られる。この磁界は、ディスクプラッタ上の
小さな領域を磁化することによりディスクプラッタにデ
ータを「書込む」ために使用される。

【０００９】Ｈ−ブリッジは、電流が電源から接地への
経路に流れるように１対のトランジスタをターンオンす
ることによりヘッドを通る駆動電流を切替えるように動
作する。例えば、トランジスタＹがターンオンし、トラ
ンジスタ がターンオフすると、電流は書込みヘッドを通りＨＸか
らＨＹへ流れる。同様に、トランジスタ がターンオンし、トランジスタＹがターンオフすると、
電流は反対方向に流れる。書込みヘッドのＤＣ動作点
は、定常状態電流がヘッドを通り流れている時のヘッド
のいずれの側の電圧である。

【００１０】ＨＤＤ書込みヘッドは、誘導性負荷である
ので、ヘッドを通る電流が図２に示す様に急激に逆転す
る時、ＨＸ及びＨＹ出力において電圧及び電流の揺れ
（特性転換リング（ｃｈａｒａｃｔｅｒｉｓｔｉｃ ｔ
ｒａｎｓｉｅｎｔ ｒｉｎｇ））がある。より高いデー
タ速度のためには、書込みヘッド電流転換の書込み周波
数を増加するのが望ましい。悪い影響なしにこれを達成
するには、ＨＸ及びＨＹ書込み出力におけるリンギング
期間及び電流オーバシュートを減少させ、制御されるべ
きである。

【００１１】図３は、本発明の実施例による簡単化され
た書込みドライバ回路を示す。この書込みドライバ回路
は、上述の様なＨ−駆動回路２０、及び放電回路２２を
含む。この実施例において、Ｈ−駆動回路２０は、図１
に示すＮＰＮトランジスタの代わりにＰ−ＭＯＳトラン
ジスタを含む。放電回路２２は、Ｈ−ブリッジ２０ＮＰ
Ｎ２４のベースから接地への放電経路を提供し、これは
電流オーバシュートを制限し、より速い安定化時間を可
能にする。この結果として、書込み周波数を最大にしか
つ書込み非対称を最少にする。

【００１２】図３の実施例において、放電回路２２は、
ＮＰＮトランジスタ２６を含み、このコレクタはＨ−ブ
リッジトランジスタ２４のベースに接続され、またエミ
ッタは接地に接続される。ＮＰＮトランジスタ２６のベ
ースはＮ−ＭＯＳトランジスタ２８により制御されても
良い。この実施例において、Ｎ−ＭＯＳトランジスタ２
８は、トランジスタ２４のベースに接続されたドレイン
を有し、またトランジスタ２６のベースに接続されたソ
ースを有する。トランジスタ２８のゲートは、入力信号
Ｘを有し、これは放電回路２２を駆動するパルスであ
る。この回路の動作は、図４（ａ−ｃ）を参照して以下
に述べる。

【００１３】図４（ａ−ｃ）は、上に述べかつ図３に示
す回路のための電圧、電流、及びタイミング図を示す。
図４ｂにおいて表されるトランジスタ２４の電流駆動
は、そのベース電圧により制御される。電流及び電圧リ
ンギングは、ヘッドを通る電流逆転の間のヘッド１０の
誘導性負荷に起因する。図４ａ及び４ｂは、トランジス
タ２４に対する電圧と電流を示し放電回路２２のないも
のは実線で示す。立上がり時間を増加することなく駆動
電流オーバシュートとリンギングを減少させることが望
ましい。適切な駆動電流レベルに達した後、本発明はト
ランジスタ２４上のベース電圧の一部を放電し、これは
駆動電流を減少させ始める。駆動電流の減少は、リンギ
ング期間と電流オーバシュートを減少させる効果があ
る。図３の回路２２は、トランジスタ２８によりターン
オンした時トランジスタ２４のベースから電圧を放電さ
せるために接続されたＮＰＮトランジスタである。図４
ｃは、 が高になった後Ｄ１の遅延でＮ−ＭＯＳトランジスタ２
８をターンオンする入力Ｘを示す。Ｘはトランジスタ２
８を時間Ｄ２に亘りターンオンする。放電回路は、Ｘが
高になった後速やかにトランジスタ２４のベース電圧を
減少させ、結局は、図４ａ及び４ｂの点線で示す様に駆
動電流のオーバシュートを減少させる。

【００１４】本発明の別の実施例を図５に示す。この回
路は上述のＨ−駆動回路２０、及び放電回路２２の変形
された形式を含む。この実施例において、放電回路２２
はＮＰＮ放電トランジスタ２６を含み、このコレクタは
Ｈ−ブリッジトランジスタ２４のベースに接続され、ま
たエミッタは接地に接続される。ＮＰＮトランジスタ２
６のベースは、Ｎ−ＭＯＳトランジスタ３０、３２によ
り制御される。この実施例において、Ｎ−ＭＯＳトラン
ジスタ３０は、そのドレインがトランジスタ２４のベー
スに接続され、ソースがトランジスタ２６のベースに接
続される。トランジスタ３２のソースは接地に接続さ
れ、ドレインはトランジスタ２６のベースに接続され
る。トランジスタ３０、３２のゲートは、結局パルス回
路３４により制御され、その出力はＮＡＮＤゲート３６
である。トランジスタ３０は、インバータ３７を介して
ＮＡＮＤゲート３６の反転された出力信号により駆動さ
れる。

【００１５】パルス回路３４は、図４ｃの入力Ｘに類似
したパルス信号を与える。このパルス信号は、トランジ
スタ３０、３２を介して放電トランジスタ２６のオン時
間の制御に使用される。この実施例のパルス回路３４
は、３入力ＮＡＮＤゲート３６、インバータ３８及び遅
延素子４０、４２から成る。ＮＡＮＤゲート３６の第１
入力は、放電回路のための許可入力信号で、プリアンプ
（図示なし）の論理制御回路から来る。第２入力は、第
１の遅延素子から到来し、これは入力を遅延ＤＬＹ１だ
け遅延させる。遅延素子４０への入力は であり、これはＨ−ブリッジトランジスタ２４のゲート
に印加される同一ドライバ信号である。Ｙ及び は、書込みヘッドを通る書込み電流の方向を制御する。
第３ＮＡＮＤ入力は、インバータ３８により駆動され
る。インバータ３８への入力は、遅延素子４２からであ
り、これは遅延素子４０（ＤＬＹ１）の遅延に追加され
たＤＬＹ２の遅延を与える。遅延素子４０、４２は、１
つ又はそれより多い能動又は受動素子を含んでも良く、
また信号遅延を達成するため技術で知られている幾つか
の方法で実行しても良い。

【００１６】この回路の動作は次の通りである。プリア
ンプ制御回路が、ＥＮを高に駆動することにより最初に
放電回路を駆動できる。ＤＬＹ１の遅延の後一旦 は高になり、ＮＡＮＤゲート３６への第２入力は高にな
る。 が遅延回路４２を通り伝播するに先立ち、インバータ３
８はＮＡＮＤゲート３６への第３入力への高い出力を有
する。従って、ＮＡＮＤゲート３６の出力は、ＮＡＮＤ
ゲート３６への第２入力は一旦高になると低に切替わ
る。この出力はインバータ３７に接続され、これはトラ
ンジスタ３０をターンオンし、これが次にトランジスタ
２６をターンオンする。ＤＬＹ２に対応する第２の遅延
の後、 上の転換は、遅延素子４２及びインバータ３８を通り伝
播しＮＡＮＤゲート３６への第３入力を低に駆動し、従
ってＮＡＮＤゲート３６の出力を高に切替え、またイン
バータ３７の出力を低に切替える。従ってインバータ３
７の出力は、図４ｃに示すＸに類似のパルスであり、そ
れは からのＤＬＹ１の遅延を有しかつＤＬＹ２の期間を有す
る。トランジスタ３０は、インバータ３７からのこのパ
ルスの間ターンオンし、他方トランジスタ３２は、ター
ンオフする。そこでパルスの間、トランジスタ２６はオ
ンで、前述の様にトランジスタ２４のベースから接地へ
の放電経路を与える。遅延回路からのパルスが終了する
か、又はもしＥＮ信号が高でなければ、ＮＡＮＤゲート
３６は高い出力を有し、これはトランジスタ３０をター
ンオフし、またトランジスタ２６により提供される放電
経路をターンオフするためにトランジスタ３２をターン
オンする。

【００１７】本発明の別の実施例が図６に示される。こ
の実施例もまた上述の様なＨ−ブリッジ駆動回路２０、
及び放電回路２２を含む。この実施例において、放電回
路２２は、一連のＮＰＮ放電トランジスタ２６（ａ−
ｃ）を含み、そのコレクタはＨ−ブリッジトランジスタ
２４のベースに接続され、またエミッタは接地に接続さ
れる。ＮＰＮ放電トランジスタ２６（ａ−ｃ）のベース
は、Ｎ−ＭＯＳトランジスタ対３０、３２により選択ト
ランジスタ５０、５２、５４を介して制御される。この
実施例において、Ｎ−ＭＯＳトランジスタ対３０、３２
は、上述の前の実施例の様に接続される。トランジスタ
３０、３２のベースは、上述の様にパルス回路により駆
動される。選択トランジスタ５０、５２、５４は、各放
電トランジスタ２６（ａ−ｃ）に対するＮ−ＭＯＳトラ
ンジスタ対３０、３２の駆動能力を可能にしまた不可能
にする。プリアンプの論理制御回路からの選択入力ＳＥ
Ｌ１、ＳＥＬ２及びＳＥＬ３は、選択トランジスタ５
０、５２、５４のゲートに接続し、１つ又はそれより多
いトランジスタを選択的に可能にする。トランジスタ２
６（ａ−ｃ）のサイズは放電電流の一つの範囲を与える
ために縮小拡大できる。第２トランジスタ５６、５８、
６０のドレインは各放電トランジスタのベースに接続さ
れ、ソースは接地に接続される。これらのトランジスタ
５６、５８、６０のゲートは、トランジスタ２６（ａ−
ｃ）が動作可能にされていない時オフに維持するために
論理制御からの反転された選択入力に接続される。

【００１８】図６の実施例は選択可能放電回路の追加の
特徴を有する。書込みドライバの制御回路は、可変放電
電流を与えるためにトランジスタ２６（ａ−ｃ）の１つ
又はそれより多くを選択的に動作可能にすることができ
る。書込みドライバ回路は、典型的にはデイジタル・ア
ナログ変換器（ＤＡＣ）を有し、これはＨ−ブリッジの
頂部又は底部素子上のＹ及び の信号値を、いずれかの対が定常状態ヘッド電流を制御
するために使用されているかに依存して制御することに
より書込みヘッドを通る書込み電流を制御する。書込み
ドライバ回路は、また典型的に、ＤＡＣへの入力を設定
するために直列入力を有する。放電回路のための選択入
力は、書込みドライバＤＡＣに設定されたビットに従い
制御回路により起動することができ、又はこれらは、独
立の直列入力レジスタ又は書込みドライバの外部の他の
入力により起動することができる。この様にして、放電
装置のサイズは制御可能に選択できる。放電装置のサイ
ズが大きい程、より多くの放電電流が利用できる。この
選択は、ディスク駆動機構の設計中に、製造中に、又は
ディスク駆動機構の動作中に行われる。

【００１９】上述の様な放電装置のサイズの変更に加え
て、放電電流の持続時間をシステム性能を最適にするた
めに制御することができる。ＤＬＹ１及びＤＬＹ２の持
続時間は駆動電流範囲に対して最適または固定値にする
ことができ、又はＤＬＹ１及びＤＬＹ２の持続時間は、
与えられたディスク駆動機構設計に対して最適にするた
め、又は単一ユニットを製造時において又は動作中に最
適にするために制御できる。持続時間の制御は、放電電
流の制御で上述のようにでき、即ち、書込みドライバＤ
ＡＣを使用して制御でき又は独立に制御できる。ＤＬＹ
１及びＤＬＹ２の期間は、プリアンプＤＡＣにより制御
される定常状態書込みヘッド電流の値に比例させること
もできるであろう。別の実施例においては、持続時間及
び放電電流は両方ともオーバシュートの広い制御を与え
るように制御される。

【００２０】図７は、本発明のＨＤＤシステムの平面図
を表す。このハードディスク駆動機構１００は、コント
ローラ１０２を介して計算機１０４に接続される。ハー
ドディスク駆動機構１００は、ディスクプラッタ１０６
を有し、これは、示す様に回転させるためにモータ１０
８により駆動される。読取り及び書込みヘッド１１０
は、ボイスコイルモータ１１４により駆動されるアクチ
ュエータ機構１１２の上を移動する。ヘッドにより検出
されたデータは、プリアンプ１１６及び次に読取りチャ
ネル１１８を通って送られ、またヘッドアクチュエータ
位置決めシステム１２０へ帰還を与えるためにも使用さ
れる。ＨＤＤからのデータ信号は。コントローラ１０２
に供給され、これは次に計算機１０４に渡す。本発明
は、上述の様にプリアンプ１１６におけるヘッド駆動回
路に対する改善に関する。

【００２１】本発明の利点はＨＤＤの製造者が、電流オ
ーバシュートの選択可能な性質の使用によりヘッドの性
能を最適化できることである。最適化は、特定のディス
ク駆動機構設計に対し、バーンイン（ｂｕｒｎ−ｉｎ）
中の特定の駆動機構に対し、又はヘッドがディスクプラ
ッタの異なるトラック又は区間にアクセスしている時の
「オンザフライ（ｏｎ ｔｈｅ ｆｌｙ）」に行うこと
が出来るであろう。

【００２２】この発明は、例示的実施例に関して記載し
たが、この記載は制限的意味に解釈されることを意図し
たものではない。種々の修正及び例示的実施例の組合わ
せ、並びに発明の他の実施例が、当業者にはこの記載を
参照して明白であろう。従って付随する特許請求の範囲
はこの様な修正又は実施例を包含することを意図してい
る。例えば、ＮＰＮトランジスタが好ましい実施例とし
て示されるが、Ｎ−ＭＯＳトランジスタの様な他のトラ
ンジスタ形式もまたこの発明により企図されている。放
電回路もまた、頂部Ｈ−ブリッジトランジスタと組合せ
ることができるであろう。

【００２３】以上の説明に関して更に以下の項を開示す
る。 （１）計算機システムのためのハードディスク駆動機構
であって、 ａ．１つ又はそれより多い表面上に磁気媒体を有する１
つ又はそれより多いプラッタを有し、 ｂ．磁気媒体を有する前記表面の少なくとも１つと関連
する書込みヘッドを有し、 ｃ．前記書込みヘッドを通る電流を駆動できるＨ−ブリ
ッジ回路を有し、前記Ｈ−ブリッジ回路は２つの上部ト
ランジスタと２つの下部トランジスタからなり、 ｄ．前記少なくとも１つのトランジスタのベース／ゲー
ト駆動を放電するために前記トランジスタの少なくとも
１つに接続される放電回路を有し、結局は電流が書込み
ヘッドを通って逆転する期間そのトランジスタ駆動電流
を減少させる、ことを備える。 （２）（１）記載のハードディスク駆動機構であって、
前記放電回路は、前記ヘッドを通る前記電流が所定のレ
ベルに達した後ベース／ゲート駆動を放電する。 （３）（１）記載のハードディスク駆動機構であって、
前記放電回路は、前記ヘッドを通る前記電流がオーバー
シュート状態に達した後ベース／ゲート駆動を放電す
る。 （４）（１）記載のハードディスク駆動機構であって、
前記放電回路は、前記Ｈ−ブリッジ上の前記下部トラン
ジスタのベース／ゲートに接続された少なくとも１つの
放電トランジスタと、前記書き込みヘッドを通る前記電
流のオーバシュートの期間前記放電トランジスタを駆動
する手段とからなる。 （５）（４）記載のハードディスク駆動機構であって、
前記放電回路は、前記放電トランジスタを、下部トラン
ジスタのターンオンから第１の遅延の後にターンオン
し、また前記放電トランジスタを、第２の遅延の後にタ
ーンオフする。 （６）（５）記載のハードディスク駆動機構であって、
前記第１及び第２の遅延期間の少なくとも１つは、選択
的に制御される。 （７）（５）記載のハードディスク駆動機構であって、
更に、ヘッドを通る書込み電流を制御するＤＡＣを含
み、また前記第１及び第２の遅延期間の少なくとも１つ
は、ＤＡＣ書込み電流に比例する。 （８）（１）記載のハードディスク駆動機構であって、
更に、選択入力がゲート入力にある一つの選択トランジ
スタを持つ前記複数のトランジスタのゲートに並列に接
続された複数の放電トランジスタを含み、ゲート入力
が、１つ又はそれより多い選択トランジスタを可能にす
る手段に接続される。 （９）（４）記載のハ−ド・ディスク・駆動機構であっ
て、更に、選択入力がゲート入力にある一つの選択トラ
ンジスタを有する前記複数のトランジスタのゲートに並
列に接続された複数の放電トランジスタを含み、ゲート
入力が、１つ又はそれより多い選択トランジスタを動作
可能にする手段に接続される。 （１０）ハードディスク駆動機構の書込みヘッドを駆動
するための集積回路であって、 ａ．前記書込みヘッドを通る電流を駆動することのでき
るＨ−ブリッジ回路を有し、前記Ｈ−ブリッジ回路は２
つの上部トランジスタと２つの下部トランジスタを含
み、 ｂ．前記少なくとも１つのトランジスタのベース／ゲー
ト駆動を放電するために前記トランジスタの少なくとも
１つに接続される放電回路を有することを備える。 （１１）（１０）記載の集積回路であって、前記放電回
路は、前記ヘッドを通る電流が所定のレベルに達した後
ベース／ゲート駆動を放電する。 （１２）（１０）記載の集積回路であって、前記放電回
路は、前記ヘッドを通る前記電流がオーバシュート状態
に達した後ベース／ゲート駆動を放電する。 （１３）（１０）記載の集積回路であって、前記放電回
路は、前記Ｈ−ブリッジ上の前記下部トランジスタのベ
ース／ゲートに接続された少なくとも１つの放電トラン
ジスタと、前記放電トランジスタを前記書込みヘッドを
通る前記電流のオーバシュート期間の間前記放電トラン
ジスタを駆動する手段とを含む。 （１４）（１３）記載の集積回路であって、前記放電回
路は、前記放電トランジスタを下部トランジスタのター
ンオンから第１の遅延の後ターンオンし、前記放電トラ
ンジスタを第２の遅延の後ターンオフする。 （１５）（１４）記載の集積回路であって、前記第１及
び第２の遅延期間の少なくとも１つは選択的に制御され
る。 （１６）（１４）記載の集積回路であって、更に、ヘッ
ドを通る書込み電流を制御するＤＡＣを含み、前記第１
及び第２の遅延期間の少なくとも１つはＤＡＣ書込み電
流に比例する。 （１７）（１０）記載の集積回路であって、更に、選択
入力がゲート入力にある選択トランジスタを有する前記
複数のトランジスタのゲートに並列に接続された複数の
放電トランジスタを含み、ゲート入力が選択トランジス
タの１つ又はそれより多くを動作可能にするための手段
に接続される。 （１８）（１４）記載の集積回路であって、更に、選択
入力がゲート入力にある選択トランジスタを有する前記
複数のトランジスタのゲートに並列に接続された複数の
放電トランジスタを含み、ゲート入力が選択トランジス
タの１つ又はそれより多くを動作可能にするための手段
に接続される。 （１９）（１６）記載の集積回路であって、更に、選択
入力がゲート入力にある選択トランジスタを有する前記
複数のトランジスタのゲートに並列に接続された複数の
放電トランジスタを含み、ゲート入力が選択トランジス
タの１つ又はそれより多くを動作可能にするための手段
に接続される。 （２０）改善された書込み駆動回路であって、これは、
より高いデータ速度を可能としながら過度のオーバシュ
ートとリンギングを防止するためＨ−ブリッジの底部ト
ランジスタのベースに追加された放電回路を含む。この
放電回路は、ヘッド電圧又は電流がオーバシュート状態
に達した後ターンオンされる。好ましい実施例におい
て、この放電回路は、１つ又はそれより多い並列駆動ト
ランジスタの選択により、又は放電回路における可変遅
延を変化させ又は両方の変数の組み合わせによる可変の
放電能力を含む。両者は、直列制御ポートの上にディス
ク駆動プリアンプに書き込まれた一つの語により制御で
きる。

【図面の簡単な説明】

【図１】先行技術によるＨ−ブリッジ・ドライバ回路を
表す。

【図２】先行技術による図１のＨ−ブリッジ・ドライバ
回路からの電流転換のレスポンスを示す。

【図３】本発明の実施例による書込みドライバのための
オーバシュート制御回路を示す。

【図４】本発明の実施例のためのタイミング図を示し、
ａはトランジスタ２４の電圧特性を示し、ｂはトランジ
スタ２４の電流特性を示し、ｃはトランジスタ２８をタ
ーンオフさせる波形を示す。

【図５】本発明の別の実施例を示す。

【図６】本発明の実施例による書込みドライバのための
選択可能オーバシュート制御回路を示す。

【図７】本発明の実施例のＨＤＤシステム平面図を示
す。

【符号の説明】

２０ Ｈ−ブリッジ回路 ２２ 放電回路 １００ ハードディスク駆動機構 １０６ プラッタ １１０ 書込みヘッド

Claims (1)

【特許請求の範囲】
1. 【請求項１】 計算機システムのためのハードディスク
   駆動機構であって、 ａ．１つ又はそれより多い表面上に磁気媒体を有する１
   つ又はそれより多いプラッタを有し、 ｂ．磁気媒体を有する前記表面の少なくとも１つと関連
   する書込みヘッドを有し、 ｃ．前記書込みヘッドを通る電流を駆動できるＨ−ブリ
   ッジ回路を有し、前記Ｈ−ブリッジ回路は２つの上部ト
   ランジスタと２つの下部トランジスタからなり、 ｄ．前記少なくとも１つのトランジスタのベース／ゲー
   ト駆動を放電するために前記トランジスタの少なくとも
   １つに接続される放電回路を有し、結局は電流が書込み
   ヘッドを通って逆転する期間そのトランジスタ駆動電流
   を減少させる、ことを備えたハードディスク駆動機構。