KR20010056883A

KR20010056883A - Capacitor forming method

Info

Publication number: KR20010056883A
Application number: KR1019990058548A
Authority: KR
Inventors: 천성길
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-12-17
Filing date: 1999-12-17
Publication date: 2001-07-04

Abstract

PURPOSE: A fabrication method of a capacitor is provided to prevent an electrical bridge between adjacent lower electrodes of the capacitor caused by formation of a surface area enhanced silicon on the lower electrodes. CONSTITUTION: In the method, an insulating layer(22) and a nitride layer(23) are sequentially formed on a semiconductor substrate(21), and then a storage node contact(24) is formed therein. Next, a TEOS layer is formed on a resultant structure and patterned to define a region for the capacitor lower electrode. Next, the first polysilicon layer(26) is formed along an entire surface, and an SOG layer is formed thereon. The SOG layer is then planarized and a resultantly exposed portion of the first polysilicon layer(26) is etched to form an inner wall in the patterned TEOS layer. Next, after the SOG layer and the TEOS layer are removed, a high temperature low pressure dielectric layer is deposited on a resultant structure and etched back to form a sidewall on an inner side of the first polysilicon layer(26). Next, the second polysilicon layer(29) is deposited over a resultant structure and etched back, and then the dielectric layer is removed.

Description

Capacitor Manufacturing Method {CAPACITOR FORMING METHOD}

본 발명은 커패시터 제조방법에 관한 것으로, 특히 고집적 반도체소자의 커패시터제조에 있어서 국부적 표면확대실리콘(Surface Area Enhanced Silicon;SAES)을 사용함으로 인해 발생하기쉬운 커패시터 하부전극간 단락(bridge)현상을 방지하여 공정마진을 확보하기에 적당하도록 한 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor manufacturing method. In particular, in the manufacturing of a capacitor of a highly integrated semiconductor device, it is possible to prevent the occurrence of a short circuit between capacitor lower electrodes due to the use of a surface area enhanced silicon (SAES). The present invention relates to a capacitor manufacturing method suitable for securing a process margin.

종래 커패시터 제조방법의 일실시예를 도 1a 내지 도 1e의 수순단면도를 참고하여 설명하면 다음과 같다.An embodiment of a conventional capacitor manufacturing method is described below with reference to the procedure cross-sectional view of FIGS. 1A to 1E.

반도체소자가 형성된 반도체기판(1) 상에 차례로 절연막(2), 질화막(3)을 형성하고, 반도체소자가 드러나도록 콘택홀을 형성한 후 이를 도전성 물질로 채워 스토리지노드콘택(4)을 형성한 다음, 상기 형성한 구조물 상부전면에 티이오에스막(5)을 높이 형성하고, 이를 커패시터 하부전극이 형성될 위치에 맞도록 패터닝하는 제 1공정과; 상기 형성한 구조물 상부전면에 비정질실리콘(6)을 형성하고, 그 상부에 스핀온글라스(7)를 높이 형성하는 제 2공정과; 상기 형성한 스핀온글라스(7)를 평탄화하고, 상기 과정으로 드러난 비정질실리콘(6)을 상기 형성한 티이오에스막(5) 패턴의 측면에 측벽을 형성하도록 식각하는 제 3공정과; 상기 잔류하는 스핀온글라스(7) 및 티이오에스막(5)을 습식식각하여 제거하는 제 4공정과; 상기 비정질실리콘(6)으로 이루어진 커패시터 하부전극을 열처리하여 전기적 도체인 폴리실리콘으로 바꾸면서 그 표면에 표면확대실리콘(8)을 형성하는 제 5공정으로 이루어진다.The insulating film 2 and the nitride film 3 are sequentially formed on the semiconductor substrate 1 on which the semiconductor device is formed, and the contact hole is formed to expose the semiconductor device, and then the storage node contact 4 is formed by filling it with a conductive material. Next, a first step of forming a high TOS film (5) on the upper surface of the formed structure, and patterning it to match the position where the capacitor lower electrode is to be formed; A second step of forming amorphous silicon (6) on the upper surface of the formed structure, and forming spin-on glass (7) high on the upper portion of the structure; A third step of planarizing the formed spin-on glass (7) and etching the amorphous silicon (6) exposed by the process to form sidewalls on the side surfaces of the formed TioS film (5) pattern; A fourth step of wet etching and removing the remaining spin-on glass 7 and the thiOS film 5; The fifth step is to form a surface-enhancing silicon 8 on the surface of the capacitor by converting the capacitor lower electrode made of the amorphous silicon 6 into polysilicon, which is an electrical conductor.

먼저, 도 1a에 도시한 바와 같이 반도체소자가 형성된 반도체기판(1) 상에 차례로 절연막(2), 질화막(3)을 형성하고, 반도체소자가 드러나도록 콘택홀을 형성한 후 이를 도전성 물질로 채워 스토리지노드콘택(4)을 형성한다.First, as shown in FIG. 1A, an insulating film 2 and a nitride film 3 are sequentially formed on a semiconductor substrate 1 on which a semiconductor device is formed, and contact holes are formed to expose the semiconductor device, and then filled with a conductive material. The storage node contact 4 is formed.

그리고, 상기 형성한 구조물 상부전면에 티이오에스막(5)을 높이 형성하고, 이를 커패시터 하부전극이 형성될 위치에 맞도록 패터닝한다.Then, the TOS film 5 is formed high on the upper surface of the formed structure, and patterned to match the position where the capacitor lower electrode is to be formed.

이때, 상기 티이오에스막(5)의 높이는 후속공정에서 생성되는 커패시터 하부전극의 높이와 같으므로 형성할 커패시터의 용량에 의거하여 높이를 결정하는데, 일반적으로 14000Å정도 형성한다.In this case, since the height of the TOS film 5 is the same as the height of the capacitor lower electrode generated in the subsequent process, the height is determined based on the capacitance of the capacitor to be formed, and is generally about 14000 mW.

그 다음, 도 1b에 도시한 바와 같이 상기 형성한 구조물 상부전면에 비정질실리콘(6)을 형성하고, 그 상부에 스핀온글라스(7)를 높이 형성한다.Next, as shown in FIG. 1B, amorphous silicon 6 is formed on the upper surface of the formed structure, and the spin-on glass 7 is formed high on the upper portion of the structure.

그 다음, 도 1c에 도시한 바와 같이 상기 형성한 스핀온글라스(7)를 평탄화하면서 약간 과다식각하고, 상기 과정으로 드러난 비정질실리콘(6)을 상기 형성한 티이오에스막(5) 패턴의 측면에 측벽을 형성하도록 식각한다.Then, as shown in FIG. 1C, the formed spin-on glass 7 is slightly overetched while being flattened, and the amorphous silicon 6 exposed by the above process is formed on the side of the formed TOS film 5 pattern. Etch to form sidewalls.

이때, 상기 스핀온글라스(7)를 평탄화하면서 과다식각하면 상기 티이오에스막(5)의 홀 패턴을 다 채우지 못하고 상부 일부가 드러나게 되고, 비정질실리콘(6)을 식각하면, 상기 과정에서 드러난 비정질실리콘(6)부분까지 식각되어 식각이 완료된 후의 비정질실리콘(6)은 티이오에스막(5) 패턴의 측벽 형상이 된다.At this time, if the over-etching while the planarization of the spin-on glass 7 is over-etched, the upper portion of the T-OS layer 5 may not be filled, and the upper part is exposed. When the amorphous silicon 6 is etched, the amorphous silicon exposed in the process The amorphous silicon 6 after etching to the portion (6) and the etching is completed has a sidewall shape of the TOS film 5 pattern.

그 다음, 도 1d에 도시한 바와 같이 상기 잔류하는 스핀온글라스(7) 및 티이오에스막(5)을 습식식각하여 제거한다.Then, as shown in FIG. 1D, the remaining spin-on glass 7 and the TOS film 5 are wet-etched and removed.

상기 과정에서 질화막(3)은 습식각의 하부침투를 막는 배리어 역할을 하고, 상기 습식각을 통해 질화막(3)의 상부에는 비정질실리콘(6)만 잔류하게 된다.In this process, the nitride film 3 serves as a barrier to prevent the lower penetration of the wet etching, and only the amorphous silicon 6 remains on the nitride film 3 through the wet etching.

그 다음, 도 1e에 도시한 바와 같이 상기 비정질실리콘(6)으로 이루어진 커패시터 하부전극을 열처리하여 전기적 도체인 폴리실리콘으로 바꾸면서 그 표면에 표면확대실리콘(8)을 형성한다.Next, as shown in FIG. 1E, the capacitor lower electrode formed of the amorphous silicon 6 is heat-treated to change the polysilicon, which is an electrical conductor, to form a surface-enhanced silicon 8 on the surface thereof.

상기와 같이 비정질실리콘(6)을 열처리하면 비정질 실리콘의 구조가 다결정 구조로 바뀌면서 폴리실리콘이 되고, 그 과정에서 상기 비정질실리콘(6)의 표면에 돌기같은 표면확대실리콘(8)이 형성되어 커패시터 하부전극의 표면적을 넓혀 커패시터의 용량을 높인다.When the amorphous silicon 6 is heat-treated as described above, the structure of the amorphous silicon is changed to a polycrystalline structure, and thus polysilicon is formed. In the process, the surface-enhancing silicon 8 is formed on the surface of the amorphous silicon 6 to form a lower portion of the capacitor. The surface area of the electrode is increased to increase the capacitance of the capacitor.

상기한 바와 같은 종래 커패시터 제조방법은 높이가 높은 커패시터 하부전극을 열처리공정을 거쳐 그 표면에 돌기형상의 표면확대실리콘을 형성하므로 상기 커패시터 하부전극을 형성하는 과정에서 그 측면벽이 기울어지고, 이에따라 인접한 커패시터 하부전극과 단락이 발생하는 문제점이 있었다.The conventional capacitor manufacturing method as described above forms a projection-type surface enlarged silicon on the surface of the high-capacitance capacitor electrode by heat-treatment, so that the side wall is inclined in the process of forming the capacitor lower electrode, and thus the adjacent There was a problem that a short circuit occurred with the capacitor lower electrode.

본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 국부적 표면확대공정을 사용하지 않고 커패시터 하부전극의 표면적을 넓히는 방법을 사용함으로써 인접 커패시터 하부전극과의 이격거리를 충분히 확보할 수 있어 단락을 방지할 수 있는 커패시터 제조방법을 제공하는데 있다.The present invention has been made to solve the above-described problems, and an object of the present invention is to use a method of increasing the surface area of a capacitor lower electrode without using a local surface enlargement process, and thus a distance from an adjacent capacitor lower electrode. The present invention provides a method of manufacturing a capacitor that can secure enough to prevent a short circuit.

도 1은 종래 커패시터 제조방법을 보인 수순단면도.1 is a cross-sectional view showing a conventional capacitor manufacturing method.

도 2는 본 발명의 수순단면도.2 is a cross-sectional view of the procedure of the present invention.

*** 도면의 주요부분에 대한 부호의 설명 ****** Explanation of symbols for main parts of drawing ***

21 : 반도체기판 22 : 절연막21 semiconductor substrate 22 insulating film

23 : 질화막 24 : 스토리지노드콘택23: nitride film 24: storage node contact

25 : 티이오에스막 26 : 제 1폴리실리콘25: TIOS film 26: first polysilicon

27 : 스핀온글라스 28 : 고온저압절연막27 spin on glass 28 high temperature low pressure insulating film

29 : 제 2폴리실리콘29: second polysilicon

상기한 바와 같은 본 발명의 목적을 달성하기 위한 커패시터 제조방법은 반도체소자가 형성된 반도체기판 상에 차례로 절연막, 질화막을 형성하고, 반도체소자가 드러나도록 콘택홀을 형성한 후 이를 도전성 물질로 채워 스토리지노드콘택을 형성한 다음, 상기 형성한 구조물 상부전면에 티이오에스막을 높이 형성하고, 이를 커패시터 하부전극이 형성될 위치에 맞도록 패터닝하는 제 1공정과; 상기 형성한 구조물 상부전면에 제 1폴리실리콘을 형성하고, 그 상부에 스핀온글라스를 높이 형성하는 제 2공정과; 상기 형성한 스핀온글라스를 평탄화하고, 상기 과정으로 드러난 제 1폴리실리콘을 상기 형성한 티이오에스막 패턴의 측면에 측벽을 형성하도록 식각하는 제 3공정과; 상기 잔류하는 스핀온글라스 및 티이오에스막을 습식식각하여 제거하고, 상기 구조물 상부전면에 고온저압절연막을 증착한 후 상기 제 1폴리실리콘으로 이루어진 커패시터 하부전극의 하부가 드러나고, 그 내부측면에 측벽을 형성하도록 에치백하는 제 4공정과; 상기 형성한 구조물 상부전면에 제 2폴리실리콘을 형성하여 상기 구조물을 채우고, 상기 고온저압절연막이 드러나도록 제 2폴리실리콘을 에치백하는 제 5공정과; 상기 고온저압절연막을 습식각으로 제거하는 제 6공정으로 이루어지는 것을 특징으로한다.In the capacitor manufacturing method for achieving the object of the present invention as described above, an insulating film and a nitride film are sequentially formed on a semiconductor substrate on which a semiconductor device is formed, a contact hole is formed so that the semiconductor device is exposed, and then a storage node is filled with a conductive material. A first step of forming a contact and then forming a high TOS film on an upper surface of the formed structure, and patterning the TOS layer to be in a position where a capacitor lower electrode is to be formed; Forming a first polysilicon on the upper surface of the formed structure, and forming spin-on-glass on the upper portion thereof; A third process of planarizing the formed spin-on glass and etching the first polysilicon exposed to the process so as to form sidewalls on the side surfaces of the formed TOS layer pattern; The remaining spin-on glass and TIOS films are removed by wet etching, and a high temperature low voltage insulating film is deposited on the upper surface of the structure, and then a lower portion of the capacitor lower electrode made of the first polysilicon is exposed, and sidewalls are formed on the inner side thereof. A fourth step of etching back; Forming a second polysilicon on the upper surface of the formed structure to fill the structure, and etching back the second polysilicon to expose the high temperature low pressure insulating film; And a sixth step of removing the high temperature low pressure insulating film by wet etching.

상기한 바와 같은 본 발명에의한 커패시터 제조방법을 도 2a 내지 도 2f에 도시한 수순단면도를 일 실시예로하여 상세히 설명하면 다음과 같다.The method of manufacturing a capacitor according to the present invention as described above will be described in detail with reference to a procedure cross-sectional view shown in FIGS. 2A to 2F as an embodiment.

먼저, 도 2a에 도시한 바와 같이 반도체소자가 형성된 반도체기판(21) 상에 차례로 절연막(22), 질화막(23)을 형성하고, 반도체소자가 드러나도록 콘택홀을 형성한 후 이를 도전성 물질로 채워 스토리지노드콘택(24)을 형성한다.First, as shown in FIG. 2A, an insulating film 22 and a nitride film 23 are sequentially formed on the semiconductor substrate 21 on which the semiconductor device is formed, and then contact holes are formed to expose the semiconductor device, and then filled with a conductive material. The storage node contact 24 is formed.

그리고, 상기형성한 구조물 상부전면에 티이오에스막(25)을 높이 형성하고,이를 커패시터 하부전극이 형성될 위치에 맞도록 패터닝한다.Then, the TOS film 25 is formed high on the upper surface of the structure, and is patterned to match the position where the capacitor lower electrode is to be formed.

이때, 상기 티이오에스막(25)의 높이는 후속공정에서 생성되는 커패시터 하부전극의 높이와 같으므로 형성할 커패시터의 용량에 의거하여 높이를 결정하는데, 14000Å정도 형성한다.At this time, since the height of the TOS film 25 is the same as the height of the capacitor lower electrode generated in a subsequent process, the height is determined based on the capacitance of the capacitor to be formed, and is formed at about 14000 μs.

그 다음, 도 2b에 도시한 바와 같이 상기 형성한 구조물 상부전면에 제 1폴리실리콘(26)을 형성하고, 그 상부에 스핀온글라스(27)를 높이 형성한다.Next, as shown in FIG. 2B, the first polysilicon 26 is formed on the upper surface of the formed structure, and the spin-on glass 27 is formed high on the upper portion of the structure.

이때, 상기 제 1폴리실리콘(26)은 커패시터 하부전극으로 사용되며, 종래 비정질실리콘을 사용한 이유는 후속공정에서 열처리를 통해 국부적 표면확대실리콘을 형성하기 위함인데, 본 발명에서는 국부적 표면확대실리콘을 형성하지 않으므로 도전성을 가진 폴리실리콘을 직접 이용한다.In this case, the first polysilicon 26 is used as a capacitor lower electrode, and the reason for using the conventional amorphous silicon is to form a localized surface enlarged silicon through heat treatment in a subsequent process, in the present invention to form a localized surface enlarged silicon Therefore, polysilicon with conductivity is used directly.

그 다음, 도 2c에 도시한 바와 같이 상기 형성한 스핀온글라스(27)를 평탄화하고, 상기 과정으로 드러난 제 1폴리실리콘(26)을 상기 형성한 티이오에스막(25) 패턴의 측면에 측벽을 형성하도록 식각한다.Next, as shown in FIG. 2C, the formed spin-on glass 27 is planarized, and a sidewall is formed on the side surface of the formed TIOS film 25 pattern with the first polysilicon 26 exposed by the process. Etch to form.

이때, 상기 스핀온글라스(27)를 평탄화하면 상기 티이오에스막(25)의 홀 패턴을 다 채우지 못하고 홀의 상부 일부가 드러나게 되고, 제 1폴리실리콘(26)을 식각하면, 상기 과정에서 드러난 제 1폴리실리콘(26)부분까지 식각되어 식각이 완료된 후의 제 1폴리실리콘(26)은 티이오에스막(25) 패턴의 측벽 형상이 된다.In this case, when the spin-on glass 27 is flattened, the upper portion of the hole is exposed while not filling the hole pattern of the TioS layer 25, and when the first polysilicon 26 is etched, the first revealed in the process After the etching is completed by etching the polysilicon 26, the first polysilicon 26 becomes a sidewall shape of the TOS layer 25 pattern.

그 다음, 도 2d에 도시한 바와 같이 상기 잔류하는 스핀온글라스(27) 및 티이오에스막(25)을 습식식각하여 제거한다.Next, as shown in FIG. 2D, the remaining spin-on glass 27 and the TOS film 25 are wet-etched and removed.

상기 과정에서 질화막(23)은 습식각의 하부침투를 막는 배리어 역할을 하고,상기 습식각을 통해 질화막(23)의 상부에는 제 1폴리실리콘(26)만 잔류하여 커패시터 하부전극을 이루게 된다.In this process, the nitride film 23 serves as a barrier to prevent the lower penetration of the wet etching, and only the first polysilicon 26 remains on the nitride film 23 through the wet etching to form the capacitor lower electrode.

그리고, 상기 구조물 상부전면에 고온저압절연막(High temperature Low pressure Dielectric;HLD)(28)을 증착한 후 상기 제 1폴리실리콘(26)으로 이루어진 커패시터 하부전극의 하부가 드러나고, 그 내부측면에 측벽을 형성하도록 에치백한다.After depositing a high temperature low pressure dielectric (HLD) 28 on the upper surface of the structure, the lower portion of the capacitor lower electrode made of the first polysilicon 26 is exposed, and a sidewall is formed on the inner side thereof. Etch back to form.

이때, 상기 고온저압절연막(28)은 상기 커패시터 하부전극을 이루는 제 1폴리실리콘(26) 상부에 약 1200Å정도 형성하는데, 이와 같이 형성하면 상기 커패시터 하부전극의 내부에는 고온저압절연막(28)이 모두 채워지지 않으므로 홀이 형성되고, 상기 고온저압절연막(28)을 제 1폴리실리콘(26)의 하부가 드러나도록 에치백하면 상기 커패시터 하부전극의 내부 측면에 측벽형태가 된다.In this case, the high temperature low voltage insulating film 28 is formed on the first polysilicon 26 constituting the capacitor lower electrode of about 1200Å, and if formed in this way, the high temperature low voltage insulating film 28 is formed inside the capacitor lower electrode. Since it is not filled, a hole is formed, and when the high temperature low voltage insulating layer 28 is etched back so that the lower portion of the first polysilicon 26 is exposed, a sidewall shape is formed on the inner side of the capacitor lower electrode.

그러나, 상기 제 1폴리실리콘(26)으로 이루어진 커패시터 하부전극은 그 두께가 상기 고온저압절연막(28)에 비해 얇으므로 고온저압절연막(28)으로 이루어진 측벽의 상부 기울기는 작다.However, since the thickness of the capacitor lower electrode made of the first polysilicon 26 is thinner than that of the high temperature low voltage insulating film 28, the upper slope of the sidewall formed of the high temperature low voltage insulating film 28 is small.

그 다음, 도 2e에 도시한 바와 같이 상기 형성한 구조물 상부전면에 제 2폴리실리콘(29)을 형성하여 상기 구조물을 채우고, 상기 고온저압절연막(28)이 드러나도록 제 2폴리실리콘(29)을 에치백한다.Next, as shown in FIG. 2E, a second polysilicon 29 is formed on the upper surface of the formed structure to fill the structure, and the second polysilicon 29 is exposed to expose the high temperature low pressure insulating film 28. Etch back.

이때, 상기 제 2폴리실리콘(29)은 3000Å정도 증착하며, 상기 구조물이 형성하는 패턴을 채우고, 제 2폴리실리콘(29)은 제 1폴리실리콘(26)으로 형성된 커패시터 하부전극의 중앙부분에서 접촉하게 된다.At this time, the second polysilicon 29 is deposited to about 3000Å, fills the pattern formed by the structure, the second polysilicon 29 is in contact with the central portion of the capacitor lower electrode formed of the first polysilicon 26 Done.

그리고, 상기 제 2폴리실리콘(29)을 고온저압절연막(28)의 상부가 드러나도록 에치백하면 제 2폴리실리콘(29)은 제 1폴리실리콘(26)에 연결된 콘택을 이루게 되는데, 상기 고온저압절연막(28)으로 형성된 측벽의 상부 기울기가 작으므로 제 2폴리실리콘(29) 콘택의 상부가 이루는 기울기는 10°미만이 된다.When the second polysilicon 29 is etched back so that the upper portion of the high temperature low pressure insulating film 28 is exposed, the second polysilicon 29 forms a contact connected to the first polysilicon 26. Since the top slope of the sidewall formed by the insulating film 28 is small, the inclination of the top of the second polysilicon 29 contact is less than 10 degrees.

그 다음, 도 2f에 도시한 바와 같이 상기 고온저압절연막(28)을 습식각으로 제거한다.Next, as shown in FIG. 2F, the high temperature low pressure insulating film 28 is removed by wet etching.

상기한 바와 같은 본 발명 커패시터 제조방법은 국부적 표면확대공정을 사용하지 않고 커패시터 하부전극 내부에 단순한 공정을 통해 폴리실리콘으로 이루어진 기둥을 형성함으로써 커패시터 하부전극의 표면적을 넓히는 방법을 사용하여 인접 커패시터 하부전극과의 이격거리를 충분히 확보할 수 있어 단락을 방지하면서도 커패시터용량을 높게 유지할 수 있는 효과가 있다.As described above, the capacitor manufacturing method of the present invention uses a method of expanding the surface area of the capacitor lower electrode by forming a pillar made of polysilicon through a simple process inside the capacitor lower electrode without using a local surface enlargement process. The separation distance can be secured enough to prevent the short circuit and maintain the capacitor capacity high.

Claims

An insulating film and a nitride film are sequentially formed on the semiconductor substrate on which the semiconductor device is formed, a contact hole is formed to expose the semiconductor device, and then a storage node contact is formed by filling it with a conductive material, and then a TIOS film is formed on the upper surface of the formed structure. Forming a height, and patterning the same to be at a position where the capacitor lower electrode is to be formed; Forming a first polysilicon on the upper surface of the formed structure, and forming spin-on-glass on the upper portion thereof; A third process of planarizing the formed spin-on glass and etching the first polysilicon exposed to the process so as to form sidewalls on the side surfaces of the formed TOS layer pattern; The remaining spin-on glass and TIOS films are removed by wet etching, and a high temperature low voltage insulating film is deposited on the upper surface of the structure, and then a lower portion of the capacitor lower electrode made of the first polysilicon is exposed, and sidewalls are formed on the inner side thereof. A fourth step of etching back; Forming a second polysilicon on the upper surface of the formed structure to fill the structure, and etching back the second polysilicon to expose the high temperature low pressure insulating film; And a sixth step of removing the high temperature low voltage insulating film by wet etching.