KR20010054676A - 반도체 소자의 층간 절연막 형성방법 - Google Patents

반도체 소자의 층간 절연막 형성방법 Download PDF

Info

Publication number
KR20010054676A
KR20010054676A KR1019990055579A KR19990055579A KR20010054676A KR 20010054676 A KR20010054676 A KR 20010054676A KR 1019990055579 A KR1019990055579 A KR 1019990055579A KR 19990055579 A KR19990055579 A KR 19990055579A KR 20010054676 A KR20010054676 A KR 20010054676A
Authority
KR
South Korea
Prior art keywords
interlayer insulating
carbon
insulating film
layer
forming
Prior art date
Application number
KR1019990055579A
Other languages
English (en)
Other versions
KR100574928B1 (ko
Inventor
박희숙
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990055579A priority Critical patent/KR100574928B1/ko
Publication of KR20010054676A publication Critical patent/KR20010054676A/ko
Application granted granted Critical
Publication of KR100574928B1 publication Critical patent/KR100574928B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H01L21/0229Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating liquid atomic layer deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 반도체 소자의 층간 절연막 형성 방법은 하지층 상에 도전 패턴을 형성하는 단계와, 상기 도전 패턴이 형성된 하지층의 전면에 탄소가 함유된 제1 층간 절연막을 형성하는 단계와, 상기 탄소가 함유된 제1 층간 절연막에 산화 소스를 공급하여 표면의 탄소를 제거하는 단계와, 상기 표면의 탄소가 제거된 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계를 포함하여 이루어진다. 상기 산화 소스를 공급하는 단계 후에 상기 표면에 탄소가 제거된 제1 층간 절연막 상에 원자층 증착 장비로 알루미늄 소스를 공급하여 알루미늄 산화막을 형성하는 단계를 더 포함할 수 있다. 이상의 본 발명은 층간 절연막의 벌크안의 탄소 변화를 최소로 하고 표면의 탄소만을 제거하여 층간 절연막이 저유전율을 유지하면서도 접착성을 향상시킬 수 있다.

Description

반도체 소자의 층간 절연막 형성방법{Method for forming insulating layer of semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 원자층 증착(Atomic Layer Deposition: 이하, "ALD"라 함) 방식을 이용한 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
반도체 소자가 고집적화되면서 금속 패턴 사이의 거리가 좁아지고, 금속 패턴 사이의 층간 절연막에서 발생하는 기생 커패시턴스 값도 증가하게 된다. 따라서, 고집적화된 반도체 소자는 높은 전력 소모, 크로스 토크 현상, 지연 시간 증가 등의 문제점이 발생된다. 이러한 이유로 저유전율의 층간 절연막의 필요성이 크게 대두되고 있고, 더욱이 빠른 스피드를 요하는 다중-금속층을 갖는 고집적 반도체소자는 성능 향상을 위하여 저유전율의 층간 절연막을 채용하는 것이 필수적 요소가 되었다.
이에 따라, 제로젤(Xerogel)과 같은 공공과 탄소를 함유하거나 HOSP(Hydride Organie Siloxane Polymer)와 같은 탄소를 함유한 저유전율의 박막을 층간 절연막으로 채용하는 것이 제안되었다. 그러나, 이러한 층간 절연막은 탄소의 표면으로까지 노출되어 있기 때문에 상부층과의 결합을 위한 결합 사이트(site)가 부족하여 상부 절연막과의 접착성이 취약한 문제점이 있다. 더욱이, 상기 층간 절연막을 화학기계적연마하거나 스트레스의 차이가 큰 또 다른 층간 절연막을 상부에 형성하면 접착성이 취약하여 층간 절연막들끼리 갈라지는 현상(delamination)이 발생한다. 그렇다고 상기 접착성의 취약 문제를 해결하기 위하여 층간 절연막 안의 탄소를 제거할 수 도 없다. 왜냐하면 상기 탄소가 저유전율을 나타내는 요소이기 때문에 탄소를 줄이면 저유전율이 상실되기 때문이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 층간 절연막들 간의 접착성 문제도 해결하면서도 저유전율을 갖는 반도체 소자의 층간 절연막의 형성 방법을 제공하는 데 있다.
도 1은 본 발명의 반도체 소자의 층간 절연막 형성 방법에 이용된 원자층 증착 장비를 설명하기 위하여 도시한 개략도이다.
도 2 내지 도 5는 본 발명의 반도체 소자의 층간 절연막 형성 방법을 설명하기 위하여 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 층간 절연막 형성 방법은 하지층 상에 도전 패턴을 형성하는 단계와, 상기 도전 패턴이 형성된 하지층의 전면에 탄소가 함유된 제1 층간 절연막을 형성하는 단계와, 상기 탄소가함유된 제1 층간 절연막에 산화 소스를 공급하여 표면의 탄소를 제거하는 단계와, 상기 표면의 탄소가 제거된 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계를 포함하여 이루어진다.
상기 산화 소스는 원자층 증착 방식으로 공급한 수증기(H2O)를 이용할 수 있다. 상기 산화 소스를 공급하는 단계 후에 상기 표면에 탄소가 제거된 제1 층간 절연막 상에 원자층 증착 방식으로 알루미늄 소스를 공급하여 알루미늄 산화막을 형성하는 단계를 더 포함할 수 있다.
이상과 같이 본 발명은 층간 절연막의 벌크안의 탄소 변화를 최소로 하고 표면의 탄소만을 제거하여 층간 절연막이 저유전율을 유지하면서도 접착성을 향상시킬 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명의 반도체 소자의 층간 절연막 형성 방법에 이용된 원자층 증착 장비를 설명하기 위하여 도시한 개략도이다.
구체적으로, 외부의 히터(도시 안함)에 의하여 가열될 수 있는 반응 챔버(11)와, 기판(15), 예컨대 실리콘 기판이 놓이도록 상기 반응 챔버(11)의 바닥에 설치된 서셉터(susceptor; 13)와, 반응 가스들이 상기 반응 챔버(11) 내부로 주입되도록 상기 서셉터(13) 상부에 설치된 샤워 헤드(shower head; 17)와, 상기 반응 챔버(11) 내부의 압력을 조절하기 위하여 상기 반응 챔버(11)와 연결된 진공펌프(19)를 구비한다. 여기서, 상기 샤워 헤드(17)는 서로 분리된 제1 가스 주입관(A, gas inlet) 및 제2 가스주입관(gas inlet; B)을 구비한다. 그리고, 제1반응물, 예컨대 금속 소스인 트리메틸알루미늄(trimethyl aluminum: TMA) 및 불활성 가스(inert gas)는 상기 제1 가스 주입관(A)을 통하여 반응 챔버(11) 내부로 주입되고, 제2 반응물, 예컨대 산화 소스인 수증기(H2O)은 상기 제2 가스주입관(B)을 통하여 반응 챔버(11) 내부로 주입된다. 상기 제1 반응물과 제2 반응물의 가스 주입관을 다르게 한 것은 하나의 가스 주입관(A 또는 B) 내에서 제1 반응물 및 제2 반응물이 서로 반응하는 것을 억제시키기 위함이다. 상기 제1 반응물 및 상기 불활성 가스는 각각 제1 밸브(V1) 및 제2 밸브(V2)에 의하여 반응 챔버(11) 내부로의 주입이 제어되고, 상기 제2 반응물은 제3 밸브(V3)에 의하여 상기 반응 챔버(11) 내부로의 주입이 제어된다.
도 2 내지 도 5는 본 발명의 반도체 소자의 층간 절연막 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 2를 참조하면, 하지층(21), 예컨대 반도체 기판이나 하부 절연막 상에 사진식각공정을 이용하여 도전 패턴(23)을 형성한다. 상기 도전 패턴(23)은 알루미늄 등의 금속 패턴을 이용한다. 이어서, 상기 도전 패턴(23)이 형성된 하지층(21)의 전면에 화학기상증착법(CVD법)을 이용하여 제1 절연막(25)을 형성한다. 상기 제1 절연막(25)은 필요에 따라 형성하지 않을 수도 있다.
도 3을 참조하면, 상기 제1 절연막(25)이 형성된 하지층(21)의 전면에 탄소가 함유된 저유전율을 갖는 제1 층간 절연막(27)을 형성한다. 상기 제1 층간 절연막(27)은 탄소가 함유된 SOG(spin on glass), 탄소가 함유된 MSQ(methyl silsesquioxane), 탄소가 함유된 제조젤 등을 이용하여 형성한다. 상기 제1 층간절연막(27)을 탄소가 함유된 SOG로 형성할 경우, 상기 제1 층간 절연막(27)을 형성한 다음 300∼400℃에서 진공 베이크를 진행한다. 필요에 따라서는 상기 진공 베이크된 제1 층간 절연막(27) 상에 제2 절연막(도시 안함), 예컨대 SiO2나 SiOF막을 형성할 수 도 있다.
도 4를 참조하면, 상기 탄소가 함유된 제1 층간 절연막(27)에 산화 소스를 공급하여 제1 층간 절연막의 표면만을 산화시켜 표면의 탄소를 제거한다. 다시 말하면, 상기 탄소가 함유된 제1 층간 절연막(27) 상에 도 1에 도시한 바와 같은 원자층 증착 장비를 이용하여 산화 소스, 예컨대 수증기(H2O)를 공급한 후 진공펌프를 이용하여 퍼지하면 표면에서 10Å 이내의 탄소가 제거된다.
여기서, 상기 제1 층간 절연막(27) 표면 근방의 탄소 제거에 대하여 상세히 설명한다. 상기 원자층 증착 장비를 이용한 원자층 증착법은 원자층의 치환반응을 이용한다. 즉, 표면에 한 분자층이 쌓인 다음, 다음 분자층이 쌓이는 층간 치환 반응으로 박막이 형성된다. 따라서, 원자층 증착 방식을 이용하여 제1 층간 절연막(27)의 표면에 산화 소스를 공급한 후 퍼지하면 표면에서 10Å 이내의 탄소를 제거할 수 있다. 예컨대, 상기 제1 층간 절연막(27)을 SOG로 형성할 경우 표면에 산화 소스를 공급하면 SOG의 CH3가 치환되어 실리콘 댕글링 본드나 실리콘-산소 본드를 형성한다. 이렇게 형성된 실리콘 댕글링 본드나 실리콘-산소 본드는 후속하여 형성되는 제2 층간 절연막과의 반응을 용이하게 하거나 탄소에 의한 접착성의 저항을 방지하는 기능을 한다. 결과적으로, 본 발명은 제1 층간 절연막(27)의 표면근방의 탄소만을 제거하므로 제1 층간 절연막(27)의 벌크안의 탄소 변화가 최소로 되어 저유전율을 유지하면서도 후에 형성되는 제2 층간 절연막과의 접착성도 향상시킬 수 있다.
다음에, 상기 표면의 탄소가 제거된 제1 층간 절연막(27) 상에 원자층 증착 장비로 알루미늄 소스인 트리메틸 알루미늄을 공급한 후 진공 펌프로 퍼지하여 제2 절연막(29)인 알루미늄 산화막을 얇게 형성한다.
도 5를 참조하면, 상기 제2 절연막(29) 상에 플라즈마 인핸스트 화학기상증착법(PECVD)이나 고밀도 플라즈마 화학기증착법(HDP CVD)을 이용하여 제2 층간 절연막(31)을 형성한다. 이때, 상기 제1 층간 절연막(27)의 표면에는 탄소가 제거되었기 때문에 종래의 결합 사이트 부족문제가 해결되어 접착성 좋게 제2 층간 절연막(31)을 형성할 수 있다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
상술한 바와 같이 본 발명은 원자층 증착방식을 이용하여 제1 층간 절연막의 표면 근방에 노출된 탄소만를 제거하여 벌크안의 탄소 변화를 최소로 함으로써 저유전율을 유지하면서도 후에 형성되는 제2 층간 절연막과의 접착성도 향상시킬 수 있다.

Claims (3)

  1. 하지층 상에 도전 패턴을 형성하는 단계;
    상기 도전 패턴이 형성된 하지층의 전면에 탄소가 함유된 제1 층간 절연막을 형성하는 단계;
    상기 탄소가 함유된 제1 층간 절연막에 산화 소스를 공급하여 표면의 탄소를 제거하는 단계; 및
    상기 표면의 탄소가 제거된 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
  2. 제1항에 있어서, 상기 산화 소스는 원자층 증착 방식으로 공급한 수증기(H2O)인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  3. 제1항에 있어서, 상기 산화 소스를 공급하는 단계 후에 상기 표면에 탄소가 제거된 제1 층간 절연막 상에 원자층 증착 방식으로 알루미늄 소스를 공급하여 알루미늄 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
KR1019990055579A 1999-12-07 1999-12-07 반도체 소자의 층간 절연막 형성방법 KR100574928B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990055579A KR100574928B1 (ko) 1999-12-07 1999-12-07 반도체 소자의 층간 절연막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990055579A KR100574928B1 (ko) 1999-12-07 1999-12-07 반도체 소자의 층간 절연막 형성방법

Publications (2)

Publication Number Publication Date
KR20010054676A true KR20010054676A (ko) 2001-07-02
KR100574928B1 KR100574928B1 (ko) 2006-04-28

Family

ID=19624082

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990055579A KR100574928B1 (ko) 1999-12-07 1999-12-07 반도체 소자의 층간 절연막 형성방법

Country Status (1)

Country Link
KR (1) KR100574928B1 (ko)

Also Published As

Publication number Publication date
KR100574928B1 (ko) 2006-04-28

Similar Documents

Publication Publication Date Title
US20210265158A1 (en) Method of forming low-k material layer, structure including the layer, and system for forming same
KR100971825B1 (ko) 낮은 유전 상수의 스택 간의 접착을 향상시키기 위한인터페이스 기술
KR100903484B1 (ko) 실리콘 함유 절연막을 형성하는 cvd 방법 및 장치
JP4558206B2 (ja) Cvdナノ多孔性シリカの低誘電率膜
US6440876B1 (en) Low-K dielectric constant CVD precursors formed of cyclic siloxanes having in-ring SI—O—C, and uses thereof
US6448186B1 (en) Method and apparatus for use of hydrogen and silanes in plasma
US20020076944A1 (en) Organosilane CVD precursors and their use for making organosilane polymer low-k dielectric film
KR100476128B1 (ko) 반도체 장치 및 그 제조 방법
US20090152686A1 (en) Film Forming Method for Dielectric Film
US8889235B2 (en) Dielectric barrier deposition using nitrogen containing precursor
KR20010075566A (ko) 반도체 장치 및 그 제조 방법
JPH11251308A (ja) 低誘電率フッ素化アモルファス炭素誘電体およびその形成方法
JP3236576B2 (ja) 層間絶縁膜の形成方法、化学的気相成長装置、及び半導体装置
KR20150131171A (ko) Pecvd 프로세스에서 우수한 접착 강도를 갖고 유전 상수 증가를 최소화하기 위한 접착 층
JPH10335322A (ja) 絶縁膜の形成方法
KR100390322B1 (ko) 반도체 장치의 제조방법 및 반도체 장치
US20010041458A1 (en) Film forming method, semiconductor device manufacturing method, and semiconductor device
US20030104689A1 (en) Manufacturing method of semiconductor device
KR101015534B1 (ko) 저유전 상수를 갖는 절연막 및 이를 이용한 에어갭 제조 방법
KR100574928B1 (ko) 반도체 소자의 층간 절연막 형성방법
US20100087062A1 (en) High temperature bd development for memory applications
JPH06163523A (ja) 半導体装置の製造方法
KR20210154081A (ko) 퇴적 방법
KR20000076869A (ko) 층간 절연막의 형성 방법 및 형성 장치, 및 반도체 장치
KR20110052475A (ko) 갭필 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100413

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee