KR20210154081A - 퇴적 방법 - Google Patents

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Abstract

본 발명에 따르면, 플라즈마 강화 화학 기상 증착(PECVD)에 의해 기판 상에 수소화 실리콘 탄소 질화물(SiCN:H) 막을 퇴적하는 방법이 제공되며, 이는 기판을 챔버 내에 제공하는 단계; 챔버 내로 실란(SiH4), 탄소 공여 전구체, 및 질소 가스(N2)를 도입하는 단계; 및 PECVD에 의해 기판 상에 SiCN:H를 퇴적하기 위해 챔버 내에서 플라즈마를 유지하는 단계를 포함하며, 여기서 기판은 약 250 ℃ 미만의 온도에서 유지된다.

Description

퇴적 방법 {METHOD OF DEPOSITION}
본 발명은 플라즈마 강화 화학 기상 증착(PECVD)에 의해 실리콘 탄소 질화물 막을 퇴적하는 방법에 관한 것이다. 특히, 본 발명은 PECVD에 의해 수소화 실리콘 탄소 질화물(SiCN:H) 막을 퇴적하는 방법에 관한 것이다. 본 발명은 또한 연관된 SiCN:H 막을 갖는 기판에 관한 것이다. 본 발명은 또한 2 개의 기판들을 본딩하는 방법들, 및 2 개의 본딩된 기판들을 포함하는 연관된 디바이스에 관한 것이다.
무어의 법칙에 기반한 전자 디바이스들의 2 차원(2D) 스케일링은 가까운 미래에도 계속될 것이다. 그러나, 동종이든 이종이든, 디바이스들의 3 차원(3D) 집적은 고급 시스템 개발을 위한 큰 잠재력을 제공한다. 디바이스들을 3D로 "적층"하게 되면 보다 큰 집적을 달성할 수 있을 것으로 믿어지며, 이는 결과적으로 2D 스케일링 접근법과 비교하여 향상된 디바이스 성능, 향상된 기능성 및 궁극적인 비용 절감을 제공하게 될 것이다.
디바이스들의 효율적인 3D 집적을 달성하려면, 많은 수의 다이가 동시에 적층될 수 있도록 디바이스 웨이퍼들과 같은 2 개의 기판들을 함께 본딩하는 것이 바람직하다. 표면 활성화 본딩 기법들(surface activated bonding techniques)은 디바이스들의 적절한 3D 적층을 달성하기 위한 유망한 후보들이다. 전형적으로, 표면 활성화 본딩 공정은, 예를 들어, (수소화 실리콘 탄소 질화물(SiCN:H) 층을 포함하는) 실리콘 탄소 질화물(SiCN) 층과 같은 유전체 본딩/접착 층으로 2 개의 기판들의 표면을 처리하는 것을 포함한다. 이후 2 개의 처리된 표면들을 화학 기계적 평탄화(CMP)에 의해 평활화하고, 정확하게 정렬하고, 상승된 온도에서 함께 압착하고, 그리고 어닐링하여, 이들 기판들을 함께 본딩할 수 있다.
알려진 표면 활성화 본딩 기법들은 고온(약 340-370 ℃)에서 퇴적되는 SiCN 및 SiCN:H와 같은 유전체 본딩 층들 및 접착 층들을 사용하며, 본딩 전에 약 420 ℃에서 고밀도화 단계들을 추가로 필요로 할 수 있다. 높은 온도들이 요구되기 때문에, 이러한 알려진 공정들은 낮은 열 예산 제약을 갖는 기판들(즉, 온도 민감성 기판들)을 본딩하는 데에는 적합하지 않다. 예를 들어, 유전체에 매립되는 구리 층들을 포함할 수 있는 디바이스 층들 및/또는 인터커넥트들을 포함하는 기판들은 디바이스들의 손상을 방지하기 위해 낮은 열 예산을 유지하는 것이 중요하다.
그러나, 단순히 본딩 및 접착 층들의 퇴적 온도를 낮추게 되면, 접착 층들의 본딩 강도가 나빠지고, 구리 장벽 층의 속성들이 나빠지며, 수분에 대한 민감도가 높아지게 된다. 따라서, 알려진 퇴적 공정들의 온도를 단순히 낮추게 되면 허용될 수 없는 결과들을 제공하게 된다.
따라서, 웨이퍼-웨이퍼 본딩을 위한 유전체 장벽 및 접착 층들을 상당히 낮은 온도들에서 퇴적할 수 있으면서 우수한 디바이스 성능을 유지할 수 있는 방법이 필요하다. 이는 표면 활성화 본딩 기법들을 사용하여 보다 다양한 기판들(특히 낮은 열 예산 제약을 갖는 기판들)을 본딩할 수 있도록 하는 것이 바람직하다. 이러한 방법을 제공함으로써 디바이스들의 향상된 3D 집적을 달성할 수 있으며, 이는 디바이스 성능을 향상시킬 것으로 기대된다.
본 발명은, 적어도 일부의 실시예에서, 상술된 문제점들, 바람 및 요구들 중 적어도 일부를 해결하고자 한다. 특히, 본 발명의 실시예들은 기판에 대해 낮은 열 예산을 유지할 수 있는 수소화 실리콘 탄소 질화물(SiCN:H) 막을 퇴적하는 방법을 제공하고자 하는 것이다. 본 발명의 방법들에 의해 퇴적된 SiCN:H 막들은 낮은 열 예산 제약 내에서 유지되면서 표면 활성화 본딩 기법들에서 접착 층들로서 사용하기에 적합하다. 이러한 막들은 또한 우수한 구리 장벽 층 속성들을 나타내며 수분이 존재하는 상태에서도 안정적이다.
본 발명의 제 1 양태에 따르면, 플라즈마 강화 화학 기상 증착(PECVD)에 의해 기판 상에 수소화 실리콘 탄소 질화물(SiCN:H) 막을 퇴적하는 방법이 제공되며, 이는
기판을 챔버 내에 제공하는 단계;
챔버 내로 실란(SiH4), 탄소 공여 전구체(carbon-donating precursor), 및 질소 가스(N2)를 도입하는 단계; 및
PECVD에 의해 기판 상에 SiCN:H를 퇴적하기 위해 챔버 내에서 플라즈마를 유지하는 단계를 포함하며, 여기서 기판은 약 250 ℃ 미만의 온도에서 유지된다.
실란(SiH4), 별도의 탄소 공여 전구체, 및 질소 가스(N2)의 조합을 포함하는 퇴적 레시피를 반응성 전구체로서 사용하게 되면 낮은 열 예산 제약 내에서 유지되면서 우수한 장벽 층 및 접착 층 속성들을 가진 안정적인 SiCN:H 막을 생성할 수 있는 것으로 밝혀졌다. SiCN:H 막은 표면 활성화 본딩 공정들에서 접착 층으로서 사용하기에 적합하다. 따라서, 이 방법은, 디바이스 웨이퍼들을 포함하여 기판 내에 매립될 수 있는 온도 민감성 디바이스 층들 및 그 인터커넥트들을 포함하는 다양한 기판들의 3D 집적에 적합하다. 사용되는 반응성 전구체들은 본질적으로 실란(SiH4), 별도의 탄소 공여 전구체, 및 질소 가스(N2)의 조합으로 구성될 수 있다. 바람직하게도, 사용되는 반응성 전구체들은 본질적으로 실란(SiH4), 별도의 탄소 공여 전구체, 및 질소 가스(N2)의 조합으로 구성된다. 선택적으로, 하나 이상의 비 반응성 캐리어 가스들이 또한 챔버 내에 도입될 수 있다.
탄소 공여 전구체는 유기 실란, 기체 상태의 탄화수소, 또는 이들의 조합들일 수 있다. 바람직하게도, 탄소 공여 전구체는 유기 실란이다. 유기 실란은 알킬 실란일 수 있다. 유기 실란은 메틸 실란, 디메틸 실란, 트리 메틸 실란, 테트라 메틸 실란, 또는 이들의 조합들로부터 선택될 수 있다. 바람직하게도, 유기 실란은 트리 메틸 실란 또는 테트라 메틸 실란이다. 가장 바람직하게도, 유기 실란은 트리 메틸 실란이다. 실란(SiH4), 유기 실란, 및 질소 가스(N2)의 조합을 포함하는 퇴적 레시피를 사용하게 되면, 예를 들어, 우수한 구리 장벽 층으로서, 특히 바람직한 특성을 갖는 SiCN:H 막들을 생성할 수 있는 것으로 밝혀졌다. 선택적으로, 탄소 공여 전구체는 기체 상태의 탄화수소일 수 있다. 기체 상태의 탄화수소는 메탄(CH4) 또는 아세틸렌(C2H2)일 수 있다.
실란(SiH4)은 실리콘 공여 전구체이다. 실란(SiH4)은 100-500 sccm의 범위의, 선택적으로는 200-400 sccm의 범위의, 선택적으로는 250-300 sccm의 범위의, 또는 선택적으로는 약 275 sccm의 유속으로 챔버 내에 도입될 수 있다.
탄소 공여 전구체는 10-90 sccm의 범위의, 선택적으로는 20-70 sccm의 범위의, 또는 선택적으로는 25-55 sccm의 범위의 유속으로 챔버 내에 도입될 수 있다.
탄소 공여 전구체는 실란(SiH4)의 유속보다 낮은 유속으로 챔버 내에 도입될 수 있다. 탄소 공여 전구체는 실란(SiH4)의 유속의 약 2-50 %, 선택적으로는 약 5-25 %, 선택적으로는 약 7-20 %, 선택적으로는 약 8-15 %, 또는 선택적으로는 약 10-11 %인 유속을 가질 수 있다.
실란(SiH4) 및 트리 메틸 실란과 같은 탄소 공여 전구체는 3:1 내지 30:1의 범위의, 선택적으로는 4:1 내지 25:1의 범위의, 선택적으로는 5:1 내지 20:1의 범위의, 선택적으로는 약 7:1 내지 15:1의 범위의, 선택적으로는 약 10:1 내지 12:1의 범위의, 또는 선택적으로는 약 11:1의 비율의 유속(sccm 단위)으로 챔버 내에 도입될 수 있다. 실란(SiH4) 및 탄소 공여 전구체를 이러한 비율로 챔버 내에 도입하게 되면, 퇴적된 SiCN:H 막의 접착 특성을 향상시키면서 수분 흡수에 대한 높은 저항성을 유지할 수 있다. 어떠한 이론이나 추측에도 얽매이지 않고, 향상된 접착 특성은 퇴적된 SiCN:H 막에서 증가된 탄소 함량의 결과라고 생각된다. 단지 예로서, 탄소 공여 전구체가 트리 메틸 실란인 경우, 실란(SiH4) 대 트리 메틸 실란의 비율은 약 10:1 내지 12:1이거나, 또는 가장 바람직하게는 11:1인 것이 바람직하다.
질소 가스(N2)는 질소 공여 전구체이다. 질소 가스(N2)는 1000-10,000 sccm의 범위의, 선택적으로는 2,500-9,000 sccm의 범위의, 선택적으로는 4,000-8,000 sccm의 범위의, 또는 선택적으로는 6,000-7,000 sccm의 범위의 유속으로 챔버 내에 도입될 수 있다. 선택적으로, 암모니아(NH3)는 질소 공여 전구체로서는 존재하지 않는다. 유리하게도, N2는 사용되는 유일한 질소 공여 전구체이다.
PECVD 단계 동안, 기판은 225 ℃ 미만의, 선택적으로는 200 ℃ 미만의, 또는 선택적으로는 약 175 ℃ 이하의 온도에서 유지될 수 있다. 기판은 100 ℃ 초과의, 선택적으로는 125 ℃ 초과의, 선택적으로는 150 ℃ 초과의 온도에서 유지될 수 있다. 이러한 온도에서 기판을 유지하게 되면 기판은 낮은 열 예산 제약 내로 유지될 수 있으며, 이로 인해 본 방법은 온도 민감성 기판들 상에 SiCN:H 막들을 적절히 퇴적할 수 있게 된다. 예를 들어, 방법은 유전체에 매립된 구리 층들을 포함할 수 있는 디바이스 층들 및/또는 인터커넥트들을 포함하는 온도 민감성 기판들 상에 SiCN:H (접착) 층들을 퇴적하는 데 사용될 수 있다.
플라즈마가 챔버 내에 유지되는 동안 챔버는 1,000-5,000 mTorr의 범위의, 선택적으로는 1,400-3,000 mTorr의 범위의, 선택적으로는 약 1,600 mTorr의 압력을 가질 수 있다.
플라즈마는 고주파 RF 전력을 사용하여 유지될 수 있다. 대안적으로, 플라즈마는 고주파 RF 전력 및 저주파 RF 전력을 사용하여 유지될 수 있다.
고주파 RF 전력은 10-15 MHz의 범위의 주파수, 바람직하게는 13.56 MHz의 주파수를 가질 수 있다. 고주파 RF 전력은 250-1,250 W의 범위의, 선택적으로는 500-1,000W의 범위의, 선택적으로는 700-900 W의 범위의, 또는 선택적으로 약 800 W의 전력을 가질 수 있다.
저주파 RF 전력은 100-500 kHz의 범위의, 선택적으로는 약 200-450 kHz의 범위의, 선택적으로는 약 300-400 kHz의 범위의, 또는 선택적으로 약 380 kHz의 주파수를 가질 수 있다. 저주파 RF 전력은 0-400 W의 범위, 선택적으로는 50-300 W의 범위의, 또는 선택적으로는 100-200 W의 범위의 전력을 가질 수 있다.
방법은 SiCN:H 막을 수소 플라즈마에 노출시키는 것을 포함하는 수소 플라즈마 처리를 수행하는 후속 단계를 추가로 포함할 수 있다. 수소 플라즈마 처리는 SiCN:H 막의 안정성을 더욱 향상시킬 수 있다. 어떠한 이론이나 추측에도 얽매이지 않고, 수소 플라즈마 처리는 SiCN:H 막의 표면을 패시베이션하여 수분의 표면 흡수 및 SiO의 형성을 방지하는 역할을 한다고 믿어진다. 수소 플라즈마 처리는 진공 상태에서 중단없이 수행될 수 있다. 수소 플라즈마 처리는 SiCN:H 막을 수증기에 노출시키지 않고 수행될 수 있다.
수소 플라즈마 처리 동안, 기판은 약 200 ℃ 미만의, 선택적으로는 약 175 ℃ 미만의, 선택적으로는 약 150 ℃ 미만의, 또는 선택적으로는 약 125 ℃의 온도에서 유지될 수 있다.
수소화 실리콘 탄소 질화물(SiCN:H) 막은 비정질 막(예컨대, a-SiCN:H)일 수 있다.
기판은 반도체 기판일 수 있다.
본 발명의 제 2 양태에 따르면, 제 1 양태에 따른 방법을 사용하여 SiCN:H 막을 퇴적한 기판이 제공된다.
기판은 반도체 기판일 수 있다. 기판은 실리콘 기판 또는 실리콘 웨이퍼일 수 있다. 기판은 복수의 다이들을 포함할 수 있다. 기판은 하나 이상의 디바이스 층들 및/또는 인터커넥트들과 같은 피처들을 포함할 수 있다. 피처들은 온도에 민감할 수 있다. 피처들은 구리 층, 예를 들어, 유전체 재료에 매립된 구리 층들을 포함할 수 있다.
SiCN:H 막은 약 2.0 범위의 굴절률을 가질 수 있다. SiCN:H 막은 약 1.85-2.2, 선택적으로는 1.95-2.10, 선택적으로는 1.97-2.03, 또는 선택적으로는 1.99-2.00의 굴절률을 가질 수 있다.
SiCN:H 막은 약 0.01 미만의, 선택적으로는 약 0.005 미만의, 선택적으로는 약 0.004의 (FTIR 피크 면적에 기반한) SiC:SiN 비율을 가질 수 있다.
SiCN:H 막은 약 0.01 미만의, 선택적으로는 약 0.008의 (FTIR 피크 면적에 기반한) SiCHx:SiN 비율을 가질 수 있다.
SiCN:H 막은 약 0.02 미만의, 선택적으로는 약 0.018의 (FTIR 피크 면적에 기반한) NH:SiN 비율을 가질 수 있다.
본 발명의 방법들을 사용하여 퇴적된 SiCN:H 막들은 전형적으로 낮은 온도(예컨대, 약 250 ℃ 미만)에서 수행되는 알려진 퇴적 레시피들과 비교하여, (FTIR 피크 면적에 기반한) 보다 낮은 SiC:SiN 비율, 보다 낮은 SiCHx:SiN 비율, 및 보다 낮은 NH:SiN 비율을 나타낸다. 이것은 고밀도 SiCN(또는 SiCN:H) 막을 나타낸다.
SiCN:H 막은 약 0.8 초과의, 선택적으로는 약 0.10 초과의, 및 선택적으로는 약 0.12의 (FTIR 피크 면적에 기반한) SiH:SiN 비율을 가질 수 있다. 본 발명에 따른 방법들을 사용하여 퇴적된 SiCN:H 막들은 전형적으로 특성상 (FTIR 피크 면적에 기반한) 높은 SiH:SiN 비율을 나타낸다. SiCN:H 막은 약 2 at% 초과의, 선택적으로는 약 5 at% 초과의, 또는 선택적으로는 약 10 at% 초과의 수소 함량을 가질 수 있다.
본 발명의 제 3 양태에 따르면, 2 개의 기판들을 본딩하는 방법이 제공되며, 이 방법은:
제 2 양태에 따른 SiCN:H 막을 갖는 제 1 기판을 제공하는 단계;
제 2 양태에 따른 SiCN:H 막을 갖는 제 2 기판을 제공하는 단계; 및
제 1 기판의 SiCN:H 막을 제 2 기판의 SiCN:H 막과 본딩시키기 위해 약 250 ℃ 미만의 온도에서 제 1 기판의 SiCN:H 막을 제 2 기판의 SiCN:H 막과 접촉시키는 단계를 포함한다.
제 1 기판의 SiCN:H 막은 제 2 기판의 SiCN:H 막과 100-250 ℃의 범위의, 선택적으로는 125-225 ℃의 범위의, 선택적으로는 150-200 ℃의 범위의, 또는 선택적으로 약 175 ℃의 온도에서 접촉될 수 있다.
2개의 기판들을 본딩하는 방법은 제 1 및/또는 제 2 기판들의 SiCN:H 막을 평활화하기 위한, 화학 기계적 평탄화(CMP) 단계와 같은 평활화 단계를 추가로 포함할 수 있다. 2 개의 기판들을 본딩하는 방법은 제 1 및 제 2 기판들의 SiCN:H 막들을 접촉시키기 전에 제 1 및 제 2 기판들을 정렬하는 단계를 추가로 포함할 수 있다.
본 발명의 제 4 양태에 따르면, 제 3 양태의 방법을 사용하여 생성된 2 개 이상의 기판들의 스택을 포함하는 디바이스가 제공된다.
본 발명이 위에서 설명되었지만, 전술한 또는 다음의 설명, 도면 및 청구항에서의 피처들의 임의의 독창적 조합으로 확장된다. 예를 들어, 본 발명의 일 양태와 관련하여 개시된 임의의 피처들은 본 발명의 다른 양태들 중 임의의 양태와 관련하여 개시된 임의의 피처들과 조합될 수 있다.
본 발명의 실시예들은 이제 첨부된 도면을 참조하여 예로서만 설명될 것이다.
도 1은 표면 활성화된 기판-기판 본딩 공정을 겪을 준비가 된 2 개의 기판들의 개략적인 측면도이다.
도 2는 비교 예들을 사용하여 퇴적된 SiCN:H 막들의 FTIR 스펙트럼들을 도시한 것이다.
도 3은 비교 예들을 사용하여 퇴적된 SiCN:H 막들의 FTIR 스펙트럼들을 도시한 것이다.
도 4는 본 발명의 방법 및 비교 예를 사용하여 퇴적된 SiCN:H 막들의 FTIR 스펙트럼들을 도시한 것이다.
도 5는 탄소 공여 전구체 대 실란의 비율의 함수로서 퇴적된 SiCN:H 층 내의 탄소 함량을 보여주는 플롯이다.
도 6은 탄소 공여 전구체 대 실란의 비율의 함수로서 6 일의 기간 후 굴절률(RI)의 변화를 보여주는 플롯이다.
도 7은 6 일 동안의 공기에 대한 노출 기간 전후의 SiCN:H 막의 FTIR 스펙트럼을 도시한 것이다.
도 8은 본 발명의 예시적인 방법을 사용하여 퇴적된 SiCN:H 막에 대한 굴절률(RI)의 변화를 보여주는 플롯이다.
도 9는 본 발명의 예시적인 방법들을 사용하여 퇴적된 SiCN:H의 FTIR 스펙트럼들을 도시한 것이다.
도 10은 본 발명의 예시적인 방법들을 사용하여 퇴적된 SiCN:H 막들의 굴절률의 변화를 보여주는 플롯이다.
도 1은 2 개의 기판들을 함께 본딩하는 데 사용되는 표면 활성화 본딩 공정의 개략도를 도시한 것이다. 기판들(10a, 10b)은 디바이스 층들(12a, 12b)과 같은 온도 민감성 피처들을 포함할 수 있다. 수소화 실리콘 탄소 질화물(SiCN:H) 층 또는 실리콘 탄소 질화물(SiCN) 층과 같은 접착 층(14a, 14b)이 각 기판(10a, 10b)의 표면 상에 퇴적된다. 2 개의 접착 층들(14a, 14b)을, 예를 들어, 화학 기계적 평탄화(CMP)에 의해 평활화하고, 정확하게 정렬하고, 상승된 온도에서 함께 압착하고, 그리고 어닐링하여, 이 접착 층을 통해 2 개의 기판들을 함께 본딩할 수 있다.
본 발명의 예시적인 방법들(및 비교 예들)에 따라 SiCN:H 막들과 같은 실리콘 탄소 질화물(SiCN) 막들을 퇴적하는 데 적합한 장치는 영국 사우스 웨일즈 뉴포트에 위치한 SPTS Technologies Limited에서 시판중인 SPTS Delta™ 평행 판 PECVD 장치를 포함한다. 이하에 설명되는 모든 예시적인 실시예들 및 비교 예들은 이 장치를 사용하여 수행되었다.
비교 예 1 및 2
SiCN:H 접착 층들은 유기 실란 및 암모니아(NH3)를 반응성 전구체들로서 사용하여 고온(예컨대, 약 340-370 ℃) 플라즈마 강화 화학 기상 증착(PECVD)을 사용하여 퇴적되는 것으로 알려져 있다. 유기 실란은 실리콘 및 탄소 공여 전구체로서 작용하는 반면 암모니아는 질소 공여 전구체로서 작용한다.
비교 예들로서(및 도 2를 참조하여), SiCN:H 막들은 유기 실란 및 암모니아(NH3)를 반응성 전구체들로서 사용하여 PECVD에 의해 350 ℃에서 300 mm 실리콘 웨이퍼 상에 퇴적되었다. 챔버 압력은 1-5 Torr의 범위에서 유지되었다. 비교 예 1(도 2의 라인(21))에서, 트리 메틸 실란(3MS)은 유기 실란 전구체로서 사용되었다. 비교 예 2(도 2의 라인(22))에서, 테트라 메틸 실란(4MS)이 유기 실란 전구체로서 사용되었다.
특성 Si-CH3 스트레칭 피크는 비교 예 1 및 2 모두에서 약 1257 cm-1에서 볼 수 있지만, 3MS(즉, 비교 예 1, 라인(21))가 유기 실란 전구체로서 사용될 때 더욱 두드러진다. 스펙트럼들(21 및 22) 모두는 Si-Hn (n=1-3) 및 CHm (m=1-3) 스트레칭 피크들에 제각기 대응하는 약 2133 cm-1 및 약 2900 cm-1에서 유사한 강도 피크들을 나타낸다.
비교 예 3 및 4
추가적인 비교 예들로서(및 도 3을 참조하여), SiCN:H 막들은 유기 실란(3MS) 및 암모니아(NH3)를 반응성 전구체들로서 사용하여 PECVD에 의해 300 mm 실리콘 웨이퍼 상에 퇴적되었다. 플라즈마는 혼합 주파수 RF 전력을 사용하여 유지되었다. 즉, (13.56 Hz에서 동작하는) 고주파(HF) RF 및 (380 kHz에서 동작하는) 저주파(LF) RF를 사용하여 플라즈마를 유지했다. 비교 예 3(도 3의 라인(33)) 및 비교 예 4(도 3의 라인(34))는 동일한 퇴적 파라미터들을 사용하지만, 예외적으로 비교 예 3은 370 ℃의 높은 퇴적 온도를 사용하는 반면 비교 예 4는 175 ℃의 낮은 퇴적 온도를 사용했다는 것이다.
비교 예 3 (라인(33))에서 퇴적된 SiCN:H 막은 접착 층 및/또는 구리 장벽 층으로서 허용 가능한 속성들을 나타냈다. 그러나, 이 막을 퇴적하는 데 필요한 고온은 온도 민감성 기판들(즉, 낮은 열 예산 제약을 갖는 기판들)에 대해서는 사용될 수 없다.
비교 예 4에서 (즉, 175 ℃의 낮은 온도, 라인(34)에서) 퇴적된 SiCN:H 막은 370 ℃에서 퇴적된 막(비교 예 3, 라인(30))과 비교하여, Si-CH3 스트레칭 피크(~1257 cm-1), Si-Hn (n=1-3) 스트레칭 피크(~2133 cm-1), 및 CHm (m=1-3) 스트레칭 피크(~2900 cm-1)의 상당한 증가를 보여준다. 추가적으로, 600-1200 cm-1에서의 피크들은 175 ℃에서 퇴적된 SiCN:H 막에서 더 두드러진다. 이러한 FTIR 스펙트럼은 175 ℃에서 퇴적된 SiCN:H 막이 370 ℃에서 퇴적된 SiCN:H 막과 비교하여 더 많은 CHn, Si-CHn, Si-Hn (n=1-3) 종단 기(terminated group)들을 포함한다는 것을 나타낸다.
비교 예 4에서 (즉, 175 ℃에서, 3MS 및 NH3을 반응성 전구체들로서 사용하여) 퇴적된 SiCN:H 막들은 보다 낮은 밀도 및 ~1.57의 보다 낮은 굴절률을 갖는다. 필름의 낮은 밀도와 다공성으로 인해, 비교 예 4에서 퇴적된 SiCN:H 막은 수분을 흡수한다. 비교 예 4의 막은 접착 층으로 사용될 수 없다. 추가적으로, 낮은 밀도로 인해, 막은 불량 구리 장벽 층이 될 수 있고, 본딩 공정 중에 가스를 배출할 가능성이 있어 기판-기판 본딩 강도에 악영향을 미칠 수 있을 것이다. 비교 예 4에서 형성된 허용 불가능한 막은 저온(예컨대, <250 ℃)에서 허용 가능한 SiCN:H 막들을 퇴적하는 것이 사소한 변형이 아니라는 것을 보여준다.
예시적인 실시예들
본 발명은 표면 활성화 본딩 공정에서 접착 층들로서 사용하기에 적합한 수소화 실리콘 탄소 질화물(SiCN:H) 막들을 퇴적하는 방법을 제공한다. 특히, 허용 가능한 SiCN:H 막들은 약 250 ℃ 미만의, 선택적으로는 200 ℃ 미만의, 및 선택적으로는 약 175 ℃의 온도에서 기판들 상에 퇴적될 수 있다. 기판은 실리콘 기판 또는 실리콘 웨이퍼와 같은 반도체 기판일 수 있다. 기판은 복수의 다이들을 포함할 수 있다. 기판은 유전체에 매립된 구리 층들을 포함할 수 있는 디바이스 층들 및 인터커넥트들과 같은 온도 민감성 피처들을 포함할 수 있다.
본 발명의 예시적인 실시예들은 실리콘 공여 전구체, 탄소 공여 전구체, 및 질소 공여 전구체를 PECVD 챔버 내에 도입하는 것을 포함한다. 선택적으로, 하나 이상의 비 반응성 캐리어 가스들이 또한 챔버 내에 도입될 수 있다. 챔버 내에서 플라즈마가 유지되므로 PECVD 공정이 발생할 수 있고, 이로 인해 SiCN:H가 기판 상에 퇴적될 수 있다. 실리콘 공여 전구체는 실란(SiH4)이다. 질소 공여 전구체는 질소 가스(N2)이다. 탄소 공여 전구체는 유기 실란, 메탄(CH4), 아세틸렌(C2H2), 또는 이들의 조합들일 수 있다. 유기 실란은 메틸 실란, 디메틸 실란, 트리 메틸 실란(3MS), 테트라 메틸 실란(4MS), 또는 이들의 조합들일 수 있다.
표 1은 100-250 ℃의 범위의 퇴적 온도에서 안정적인 SiCN:H 막들을 달성하는 데 적합한 예시적인 PECVD 공정 파라미터들을 보여준다.
공정 파라미터들 범위 선호되는 범위
챔버 압력 mT 1000-5000 1400-3000
N2 유속 Sccm 1000-10,000 2500-8000
탄소 공여 전구체
(예컨대, 3MS) 유속 		Sccm 10-90 10-55
SiH4 유속 Sccm 100-500 200-300
HF RF 전력 W 250-1250 500-1000
LF RF 전력 W 0-400 0-200
온도 ℃ 100-250 100-200 ℃
예 5
하나의 예시적인 실시예(예 5)에서, SiCN:H 막은 PECVD에 의해 175 ℃에서 300 mm 실리콘 웨이퍼 상에 퇴적되었다. 반응성 전구체들은 실란(SiH4), 탄소 공여 전구체로서의 트리 메틸 실란(3MS), 및 질소 가스(N2)이었다.
(비 탄소 함유) 실란과 별도의 탄소 함유 전구체의 조합을 사용하게 되면 SiCN:H 막들의 탄소 함량을 제어된 방식으로 미세 조정하고 변경할 수 있다. 이것은 또한 단일 유기 실란 전구체를 사용하는 것보다 더 비용 효율적일 수 있다. 챔버 압력은 1-5 Torr의 범위였다. 플라즈마는 혼합 주파수 RF 전력을 사용하여 유지되었다. 혼합 주파수 RF 전력은 (13.56 Hz에서 동작하는) 고주파 RF와 (380 kHz에서 동작하는) 저주파 RF로 구성되었다.
도 4는 예 5의 방법을 사용하여 퇴적된 SiCN:H 막의 FTIR 스펙트럼(라인(45))을 보여준다. 라인(43)(도 4)은 비교 예 3에서 사용된 것과 동일한 조건을 사용하여 370 ℃에서 퇴적된 SiCN:H 막에 대응한다. 여기서 비교 예 3은 접착 층으로 사용하기에 적합한 SiCN:H 막의 예시적인 스펙트럼으로서 사용된다.
표 2는 결과들을 정규화하기 위해 SiN 피크를 사용하는 FTIR 피크 구역들을 보여준다.
FTIR 피크 비율들 SiC/SiN SiH/SiN SiCHx/SiN NH/SiN RI
HT NH3 기반 SiCN:H
(비교 예 3) 		0.0042 0.0466 0.0042 0.0097 1.9762
LT NH3 기반 SiCN:H
(비교 예 4) 		0.0956 0.0512 0.0281 0.0757 1.5691
LT N2 기반 SiCN:H
(예 5) 		0.0036 0.1230 0.0080 0.0179 1.9972
예 5의 저온(low temperature)(LT) 방법을 사용하여 퇴적된 SiCN:H 막의 FTIR 스펙트럼(라인(45))은 비교 예 3에서 퇴적된 막의 FTIR 스펙트럼(라인(33, 43))과 유사했다. 그러나, 예 5의 SiCN:H 막은 고온(high temperature)(HT) 비교 예 3보다 강한 Si-H 피크(~2120 cm-1)를 나타낸다. 이것은 본 발명의 방법들을 사용하여 퇴적된 SiCN:H 막들의 특징적인 특성(trait)이다.
또한, 표 2에 기반하여, 예 5의 SiC/SiN, SiCHx/SiN, 및 NH/SiN 비율들은 비교 예 4의 결과들보다 비교 예 3과 더 밀접하게 매칭된다는 것이 분명하다. 추가적으로, 비교 예 3 및 예 5의 굴절률들은 밀접하게 매칭된다. 비교 예 4의 낮은 굴절률은, 이 막이 매우 낮은 밀도를 가지며 접착 층으로서 사용하기에 적합하지 않음을 시사한다. 예 5는 (또한 저온에서 퇴적되지만 알려진 퇴적 레시피를 사용하는) 비교 예 4에 비해 훨씬 더 우수한 막을 달성한다. 실란(SiH4), 탄소 공여 전구체, 및 질소 가스(N2)의 조합을 포함하는 반응성 전구체들의 혼합을 사용하게 되면, 낮은 열 예산을 유지하면서 품질이 향상된 SiCN:H 막들을 퇴적하기 위한 적절한 조건이 제공된다. 본 방법들을 사용하여 퇴적된 SiCN:H 막들은 표면 활성화 본딩 공정에서 접착 층으로서 사용하기에 허용 가능하며 허용 가능한 구리 장벽 층 특성들을 제공할 수 있다.
예 5가 3MS 탄소 공여 전구체를 사용하지만, 3MS 전구체가 대안의 유기 실란 전구체들과 같은 다른 탄소 공여 전구체들, 예컨대, 테트라 메틸 실란(4MS)으로 대체된 경우에도 허용 가능한 결과들이 발생할 것으로 예상된다.
탄소 공여 전구체 대 실란의 비율은 반응성 전구체들의 유속을 변경함으로써 변경될 수 있다. 도 5는 탄소 공여 전구체(즉, 이 예에서는 3MS) 대 실란(SiH4)의 비율(백분율로서)이 SiC/SiN(~1250 cm-1) 및 SiCHx/SiN(~2900 cm-1) FTIR 피크 면적의 비율들(제각기의 라인들(50 및 52))에 어떠한 영향을 미치는지를 보여준다. 피크 면적들을 (~840 cm-1에서의) 주요 SiN 피크 면적에 대해 비율화하여, 막 두께의 변화들에 대한 결과들을 정규화했다. 탄소 공여 전구체 대 실란(SiH4)의 비율을 제어하면, 막의 탄소 함량을 제어 가능한 방식으로 변경할 수 있다.
도 6은 탄소 공여 전구체(즉, 이 예에서는 3MS) 대 실란(SiH4)의 비율(백분율로서)이 6 일의 기간 동안 측정된 굴절률의 안정성에 어떠한 영향을 미치는지를 보여준다. 보다 낮은 3MS/SiH4 유속 비율은 시간 경과에 따른 보다 작은 RI의 변화(감소)를 제공하여, 수분에 대한 민감도가 낮은 보다 안정적인 막을 나타냈다. ~20 %의 3MS/SiH4 막의 비율은 0.14 미만의 허용 가능한 RI 변화를 제공했다. 그러나, ~10 %의 3MS/SiH4 유속 비율은 측정된 RI의 안정성에 상당한 개선을 제공했다. 탄소 공여 전구체 대 실란의 유속 비율을 변경하면 SiCN:H 막들의 탄소 함량을 미세 조정할 수 있다. 어떠한 이론이나 추측에도 얽매이지 않고, 막들의 높은 탄소 함량은 향상된 본딩 강도를 제공할 수 있다고 믿어진다. 그러나, 탄소 함량이 높은 SiCN:H 막들은 또한 수분 흡수에 더 민감하므로 안정성이 떨어진다.
도 7은 이러한 방법들을 사용하여 퇴적된 SiCN:H 막들의 FTIR 스펙트럼이 6 일의 기간 동안 FTIR 스펙트럼에 큰 변화가 없음을 보여 주며, 이는 필름이 안정적임을 나타낸다. 특히, 6 일의 기간 동안 대기에 노출된 후 Si-O 피크(~1050 cm-1)에서는 관측할만한 증가는 없었으며, -OH 피크(~3350 cm-1)에서는 최소한의 증가만이 존재했다. 이것은 막이 안정적이며 실온에서 대기에 노출된 후 최소한의 수증기 흡수만이 발생한다는 것을 나타낸다.
도 8은 대기에 노출되었을 때 6 일의 기간 동안 굴절률이 어떻게 변하는지를 보여준다. RI의 초기 감소는 처음 24 시간 내에 관찰된다. 그러나, 그 후 RI는 약 2.00에서 안정적으로 유지된다.
퇴적 후 처리
선택적인 퇴적 후 처리는 본 발명의 방법들을 사용하여 퇴적된 SiCN:H 막들에 대해 수행될 수 있다. 퇴적 후 처리는 막의 안정성을 향상시키고 수분에 대한 막의 민감도를 더욱 향상(감소)시킬 수 있다. 퇴적 후 처리는 열 어닐링, 플라즈마 처리(예를 들어, 수소 플라즈마 처리), e-빔 처리, 자외선 경화 기법, 또는 이들의 조합일 수 있다. 바람직하게는, 퇴적 후 처리는 수소 플라즈마 처리이다.
수소 플라즈마 처리는 퇴적된 SiCN:H 막을, 바람직하게는 진공 상태의 중단없이 및/또는 수증기/수분에 대한 노출 없이, 수소 플라즈마에 노출시키는 것을 포함할 수 있다. 수소 플라즈마 처리는 수소 가스 전구체를 챔버 내로 도입하고 플라즈마를 유지하는 것을 포함할 수 있다. 챔버 내의 압력은 약 2 Torr일 수 있다. 플라즈마를 유지하기 위해 (예컨대, 13.56 MHz에서 동작하는) 약 1kW의 고주파 RF 전력을 사용할 수 있다. 수소 플라즈마 처리는 약 30-300 초, 선택적으로는 약 60 초 동안 수행될 수 있다. 수소 플라즈마 처리 동안, 기판은 SiCN:H 퇴적 단계에 사용되는 온도보다 낮은 온도에서 유지될 수 있다. 예를 들어, 수소 플라즈마 처리 동안, 기판은 약 200 ℃ 이하의, 선택적으로는 약 175 ℃ 이하의, 선택적으로는 약 150 ℃ 이하의, 또는 선택적으로는 약 125 ℃의 온도에서 유지될 수 있다. 낮은 온도(예컨대, SiCN:H 퇴적 단계에서보다 낮음)에서 수소 플라즈마 처리를 수행하면 기판을 낮은 열 예산 제약 내로 유지할 수 있다. 이렇게 하면 기판의 임의의 온도 민감성 피처들을 손상시키는 것을 방지할 수 있다.
도 9는 퇴적 후 수소 플라즈마 처리를 사용하고 사용하지 않는 6 일의 기간 동안(제각기의 라인들(90 및 92)) FTIR 스펙트럼이 어떻게 변하는지를 보여준다.
도 10은 퇴적 후 수소 플라즈마 처리가 6 일의 기간 동안 퇴적된 SiCN:H 막들의 RI 안정성에 어떠한 영향을 미치는지를 보여준다. 퇴적 후 수소 플라즈마 처리가 없는 경우(라인(100)), 처음 24 시간 내에 RI의 초기 감소가 관찰된다. 그러나, 그 후 RI는 약 2.00에서 안정적으로 유지된다. 그러나, 퇴적 후 수소 플라즈마 처리를 사용하면 RI의 안정성은 더욱 향상된다(라인102)). RI가 약 2.02-2.03의 값을 유지하는 경우, 6 일의 기간 동안 무시할 수 있는 RI 변화가 관찰되었다. 어떠한 이론이나 추측에도 얽매이지 않고, 수소 플라즈마 처리는 SiCN:H 표면을 패시베이션하여 수분의 흡수를 방지하는 것으로 믿어진다. 퇴적 후 수소 플라즈마 처리는 SiCN:H 막들의 안정성을 향상시키는 데 사용될 수 있다.

Claims (18)

  1. 플라즈마 강화 화학 기상 증착(PECVD; plasma enhanced chemical vapour deposition)에 의해 기판 상에 수소화 실리콘 탄소 질화물(SiCN:H) 막을 퇴적하는 방법에 있어서,
    상기 기판을 챔버 내에 제공하는 단계;
    상기 챔버 내로 실란(SiH4), 탄소 공여 전구체(carbon-donating precursor), 및 질소 가스(N2)를 도입하는 단계; 및
    PECVD에 의해 상기 기판 상에 SiCN:H를 퇴적하도록 상기 챔버 내에서 플라즈마를 유지하는 단계
    를 포함하고,
    상기 기판은 약 250 ℃ 미만의 온도에서 유지되는 것인, 플라즈마 강화 화학 기상 증착(PECVD)에 의해 기판 상에 수소화 실리콘 탄소 질화물(SiCN:H) 막을 퇴적하는 방법.
  2. 제1항에 있어서,
    상기 탄소 공여 전구체는 유기 실란인 것인, 방법.
  3. 제2항에 있어서,
    상기 유기 실란은: 메틸 실란, 디메틸 실란, 트리 메틸 실란, 테트라 메틸 실란, 또는 이들의 조합들로부터 선택되는 것인, 방법.
  4. 제1항에 있어서,
    상기 탄소 공여 전구체는 메탄(CH4) 또는 아세틸렌(C2H2)과 같은 기체 상태의 탄화수소, 또는 이들의 조합인 것인, 방법.
  5. 제1항에 내지 제4항 중 어느 한 항에 있어서,
    실란(SiH4)이 100 내지 500 sccm 범위의, 선택적으로는 200 내지 400 sccm 범위의, 선택적으로는 250 내지 300 sccm 범위의, 또는 선택적으로는 약 275 sccm의 유속으로 상기 챔버 내에 도입되는 것인, 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 탄소 공여 전구체는 10 내지 90 sccm 범위의, 선택적으로는 20 내지 70 sccm 범위의, 또는 선택적으로는 25 내지 55 sccm 범위의 유속으로 상기 챔버 내에 도입되는 것인, 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    실란(SiH4) 및 상기 탄소 공여 전구체가 3:1 내지 30:1 범위의, 선택적으로는 4:1 내지 25:1 범위의, 선택적으로는 5:1 내지 20:1 범위의, 선택적으로는 약 7:1 내지 15:1 범위의, 선택적으로는 약 10:1 내지 12:1 범위의, 또는 선택적으로는 약 11:1의 비율의 유속(sccm 단위)으로 상기 챔버 내에 도입되는 것인, 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    질소 가스(N2)가 1000 내지 10,000 sccm 범위의, 선택적으로는 2,500 내지 9,000 sccm 범위의, 선택적으로는 4,000 내지 8,000 sccm 범위의, 또는 선택적으로는 6,000 내지 7,000 sccm 범위의 유속으로 상기 챔버 내에 도입되는 것인, 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 기판은 225 ℃ 미만의, 선택적으로는 200 ℃ 미만의, 또는 선택적으로는 약 175 ℃ 이하의 온도에서 유지되는 것인, 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 플라즈마가 상기 챔버 내에 유지되는 동안, 상기 챔버는 1 내지 5 Torr 범위의, 선택적으로는 1.4 내지 3 Torr 범위의, 또는 선택적으로는 약 1.6 Torr의 압력을 갖는 것인, 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 SiCN:H 막을 수소 플라즈마에 노출시키는 것을 포함하는 수소 플라즈마 처리를 수행하는 후속 단계를 더 포함하는, 방법.
  12. 제11항에 있어서,
    상기 수소 플라즈마 처리 동안, 상기 기판은 약 200 ℃ 미만의, 선택적으로는 약 175 ℃ 미만의, 선택적으로는 약 150 ℃ 미만의, 또는 선택적으로는 약 125 ℃의 온도에서 유지되는 것인, 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 수소화 실리콘 탄소 질화물 막은 비정질 수소화 실리콘 탄소 질화물 막(a-SiCN:H)인 것인, 방법.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 기판은 반도체 기판인 것인, 방법.
  15. 제1항 내지 제14항 중 어느 한 항에 따른 방법을 사용하여 SiCN:H 막이 퇴적된 기판.
  16. 제15항에 있어서,
    상기 SiCN:H 막은 약 2 at% 초과의, 선택적으로는 약 5 at% 초과의, 또는 선택적으로는 약 10 at% 초과의 수소 함량을 갖는 것인, 기판.
  17. 2 개의 기판들을 본딩하는 방법에 있어서,
    제15항에 따른 SiCN:H 막을 갖는 제 1 기판을 제공하는 단계;
    제15항에 따른 SiCN:H 막을 갖는 제 2 기판을 제공하는 단계; 및
    약 250 ℃ 미만의 온도에서 상기 제 1 기판의 SiCN:H 막을 상기 제 2 기판의 SiCN:H 막에 본딩하는 단계
    를 포함하는, 2 개의 기판들을 본딩하는 방법.
  18. 제17항에 따른 방법을 사용하여 생성된 2 개 이상의 기판들의 스택을 포함하는 디바이스.
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GB201813467D0 (en) * 2018-08-17 2018-10-03 Spts Technologies Ltd Method of depositing silicon nitride

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140255A (en) * 1998-12-15 2000-10-31 Advanced Micro Devices, Inc. Method for depositing silicon nitride using low temperatures
US6593653B2 (en) * 1999-09-30 2003-07-15 Novellus Systems, Inc. Low leakage current silicon carbonitride prepared using methane, ammonia and silane for copper diffusion barrier, etchstop and passivation applications
AU2008221198A1 (en) * 2007-02-27 2008-09-04 Sixtron Advanced Materials, Inc. Method for forming a film on a substrate
US8889235B2 (en) * 2009-05-13 2014-11-18 Air Products And Chemicals, Inc. Dielectric barrier deposition using nitrogen containing precursor
JP5644096B2 (ja) * 2009-11-30 2014-12-24 ソニー株式会社 接合基板の製造方法及び固体撮像装置の製造方法
US9831346B1 (en) * 2016-07-27 2017-11-28 GlobalFoundries, Inc. FinFETs with air-gap spacers and methods for forming the same
CN108056831B (zh) * 2017-12-27 2021-09-10 海盐纵诚物资有限公司 超声洁牙装置
EP3902938A4 (en) * 2019-02-01 2022-09-14 Versum Materials US, LLC COMPOSITIONS AND METHODS THEREOF FOR SILICON CONTAINING FILMS

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