KR20010045963A - 반도체 소자의 캐패시터 제조방법 - Google Patents

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Abstract

본 발명은 고집적 소자 제조 공정중 W 혹은 TiN 등의 금속성 하부 전극을 사용하는 Ta2O5캐패시터 제조 공정에서, 저압 화학기상증착(LPCVD) 법으로 Ta2O5박막을 증착한 후, 저온 N2O/O2플라즈마 처리와 전자-빔(e-beam) 처리를 병행하여 하부 전극의 산화를 방지하면서 Ta2O5박막을 결정화 시켜 유전체막을 형성하므로, Ta2O5캐패시터의 전하 축전 용량을 향상시키고, 누설 전류를 최소화 시킬 수 있는 반도체 소자의 캐패시터 제조 방법에 관하여 기술된다.

Description

반도체 소자의 캐패시터 제조 방법 {Method of manufacturing a capacitor in a semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 고집적 소자 제조 공정중 W 혹은 TiN 등의 금속성 하부 전극을 사용하는 Ta2O5캐패시터 제조 공정에서, Ta2O5유전체막 형성시에 하부 전극의 산화를 방지하면서 Ta2O5박막을 결정화 시켜, Ta2O5캐패시터의 전하 축전 용량을 향상시키고, 누설 전류를 최소화 시킬 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
일반적으로, 고집적 소자 제조 공정중 W 혹은 TiN 등의 금속성 하부 전극을 사용하는 Ta2O5캐패시터 제조 공정은 접합부가 형성된 반도체 기판상에 층간 산화막을 형성한 후 접합부가 노출되도록 콘택홀을 형성하고, 콘택홀을 매립하는 폴리실리콘막, TiN막 및 텅스텐막을 순차적으로 형성한 후 패터닝하여 하부 전극을 형성하고, 하부 전극 상에 Ta2O5유전체막을 형성하고, Ta2O5유전체막 상에 TiN막 및 폴리실리콘막을 순차적으로 형성하여 상부 전극을 형성한다.
상기에서, Ta2O5유전체막은 소스 기체로 Ta(OC2H5)5및 O2혼합 기체를 사용하여 형성한다. 반응 기체중에 카본(Carbon)이 함유되어 있기 때문에 비정질 상태의 Ta2O5유전체막은 카본을 다량으로 함유하고 있으며, 무결정 상태로 형성된다. 이러한 Ta2O5유전체막은 유전 상수가 작고 절연 특성이 불량하므로 유전체막 내의 카본을 제거하고, 결정화시키는 후속 저온 N2O 또는 O2플라즈마 공정을 실시하거나, 고온 N2O 또는 O2가스를 이용한 급속 열산화 공정을 실시한다.
그런데, 고온 N2O 또는 O2가스를 이용한 급속 열산화 공정은 600 내지 650℃ 에서 10 내지 120초 동안 행해지는 공정임에도 불구하고, Ta2O5유전체막과 텅스텐막 사이에 WO3라는 산화물이 형성되어 전하 축전 용량을 감소 시킨다.
한편, 무결정 상태의 Ta2O5유전체막은 약 700℃ 이상의 반응로(furnace)에서 고온 열공정으로 결정화 되는데, 이 온도에서 열처리를 하게 되면 텅스텐이 전부 산화되어 리프팅(lifting) 되기 때문에 더 이상 공정을 진행하지 못한다. 그리고, Ta2O5유전체막 증착 후 650℃ 급속 열산화(RTO) 공정으로는 Ta2O5유전체막이 결정화 되지 않기 때문에 누설 전류가 약 10-5 ~ 6A/cm2정도로 상당히 크다.
따라서, 본 발명은 고집적 소자 제조 공정중 W 혹은 TiN 등의 금속성 하부 전극을 사용하는 Ta2O5캐패시터 제조 공정에서, Ta2O5유전체막 형성시에 하부 전극의 산화를 방지하면서 Ta2O5박막을 결정화 시켜, Ta2O5캐패시터의 전하 축전 용량을 향상시키고, 누설 전류를 최소화 시킬 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판상에 하부 전극을 형성한 후, 상기 하부 전극 상부면에 Ta2O5유전체막을 형성하는 단계; 저온 플라즈마 처리 공정과 전자-빔 처리 공정을 순차적으로 실시하여 상기 Ta2O5유전체막을 결정화하는 단계; 및 Ta2O5유전체막 상에 상부 전극 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
1 : 반도체 기판 2 : 접합부
3 : 층간 절연막 4 : 제 1 폴리실리콘막
5 : 제 1 TiN막 6 : 텅스텐막
7 : 하부 전극 8 : Ta2O5유전체막
9 : 제 2 TiN막 10 : 제 2 폴리실리콘막
11 : 상부 전극
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도 이다.
도 1a를 참조하면, 접합부(2)가 형성된 반도체 기판(1) 상에 층간 절연막(3)을 형성한 후 접합부(2)가 노출되도록 콘택홀을 형성한다. 콘택홀을 포함한 전체 구조상에 제 1 폴리실리콘막(4), 제 1 TiN막(5) 및 텅스텐막(6)을 순차적으로 형성한 후 패터닝하여 하부 전극(7)을 형성한다.
도 1b를 참조하면, 저압 화학기상증착(LPCVD) 법으로 하부 전극(7) 상에 Ta2O5유전체막(8)을 형성한다.
상기에서, Ta2O5유전체막(8) 증착전 텅스텐막(6)의 결정화 및 표면 처리를 위해서 약 700℃의 온도와 N2분위기에서 30분 동안 고온 열처리 공정을 실시하고, 50 : 1의 HF 세정공정을 진행한다. Ta2O5유전체막(8)을 형성하기 위한 Ta2O5소오스 기체는 Ta(OC2H5)5및 O2를 사용하며, 분위기 기체로 N2등을 혼입할 수 있으며, 증착 온도는 300 내지 500℃이며, 압력은 0.01 내지 100Torr이며, 저압 화학기상증착법을 이용한다. Ta2O5유전체막(8)의 증착 온도는 300 내지 500℃로 낮기 때문에 형성된 Ta2O5유전체막(8)의 조성은 TaOxCy이며, 이러한 Ta2O5유전체막(8)은 유전 상수가 작고 절연 특성이 불량하기 때문에 Ta2O5유전체막(8) 내에 카본을 제거하고 산소를 주입하는 저온 N2O 혹은 O2가스 플라즈마 공정을 실시한다. N2O 혹은 O2가스 플라즈마 처리 장비는 캐패시티브-커플 플라즈마 타입(Capacitive-coupled Plasma type)(주파수=13.56MHz)을 이용하며 반응실 압력은 0.01 내지 10Torr, RF전력은 10 내지 500W, 기판 온도는 200 내지 550℃ 이고, 플라즈마 처리 기체는 N2O 또는 O2기체를 사용하고, 이러한 산화 기체에 산화 속도를 조절하기 위해 Ar 또는 He 과 같은 불활성 기체등으로 희석할 수 있다. Ta2O5유전체막(8)의 하부층이 텅스텐막(6)이기 때문에 텅스텐ㅁ가(6)의 산화를 방지하기 위해서는 RF 전력이 500W 이상 높거나 기판 온도가 550℃ 이상 높이지 않아야 한다. 즉, 텅스텐막(6)이 산화되지 않는 최대 RF 전력, 최대 기판 온도, 최대 처리 시간 내에서 저온 플라즈마 처리 공정을 진행한다. 이러한 저온 플라즈마 처리 공정을 통하여 Ta2O5유전체막(8) 내에 카본은 주입된 산소와 반응하여 CO2, CO 및 CH4형태로 제거된다. 그리고, 공급된 잉여 산소는 Ta와 반응하거나 산소 공공(oxygen vacancy)에 결합 하여 Ta2O5결합(bonding)을 이루게 되지만, 처리 온도가 저온이기 때문에 Ta2O5는 무결정 상태를 유지하며, 이때의 누설 전류를 측정해 보면 10-4~5A/cm2으로 높다. 그러므로 저온 플라즈마 처리 후 캐패시터의 누설 전류를 10-7~9A/cm2정도로 낮추기 위해 Ta2O5유전체막(8)을 결정화 시켜야 한다.
본 발명에서는 Ta2O5유전체막(8)을 결정화 시키기 위하여 저온 플라즈마 처리 후에 전자-빔(e-beam) 처리 공정을 실시한다.
전자 빔 처리 공정은 전자 빔이 충분히 가속될 수 있도록 10-6내지 10-3Torr의 압력을 유지한다. 전자 빔 공정은 플라즈마를 발생시키는 소오스로 부터 전기적으로 음성인 전자를 반응실로 추출 및 가속 시키기 위한 전기장을 형성하고, 8인치 이상의 면적을 균일하게 처리할 수 있도록 전자 빔이 나오는 근처에 원형 전자석 코일을 설치하여 웨이퍼 주위에 커스프(cusp)형 자기장이 발생하도록 한다. 상기 플라즈마 발생 소오스는 전극이 없이 플라즈마가 발생될 수 있는 인덕션(Induction) 타입의 RF 플라즈마 또는 마이크로 웨이브 플라즈마 를 사용하며, 소오스 기체로는 반응성이 없는 He, Ne, Ar 과 같은 불활성 기체 또는 N2O, O2와 같은 산화용 기체 등을 사용한다.
플라즈마 소오스와 전자 빔 처리 반응실 사이의 첫 번째 전극에 플라즈마 전위보다 양의 전위를 인가하여 양의 전하를 띤 양 이온들을 플라즈마 소오스에 가두고, 음의 전하를 띤 전자를 추출하여 Ta2O5유전체막(8)에 전자 빔 처리를 한다. 추출된 전자는 두 번째 전극, 세번째 전극과 기판 전극의 전위를 조절하여 전자의 평균 에너지가 수 eV에서 수백 eV로 가속되어 Ta2O5유전체막(8)에 입사 된다. 한편, Ta2O5유전체막(8)에 입사된 전자는 Ta-O 와 이루는 결합 에너지 보다 큰 에너지를 가지므로 충분한 무결정 상태의 Ta2O5유전체막(8)을 재배열 하여 결정화 시킬 수 있다.
Ta2O5유전체막(8)을 결정화하는 전자 빔 처리를 상세히 설명하면 다음과 같다.
수백Å 두께의 Ta2O5유전체막(8)이 형성된 웨이퍼 온도는 하부 전극(7)인 텅스텐막(6)이 산화 되지 않을 정도인 200 내지 500℃의 온도로 조절하고, 전자 빔 가속 에너지를 10 내지 1000V로 조절하여 가속된 전자를 Ta2O5유전체막(8)에 입사한다. 일정 에너지를 갖는 전자들은 Ta2O5유전체막(8) 내에 들어가서 Ta 또는 산소 원자들과 충돌 과정을 거치면서 원자들에 운동 에너지를 전달한다. 깊이 방향으로 진행되는 전자들은 연이은 충돌 과정에 의해 에너지를 잃어 버리기 때문에 전자 빔 처리는 표면에서 수백 Å정도에서 국한 된다. Ta 또는 산소 원자가 전자로부터 받은 운동 에너지는 일부 열 에너지로 바뀌어 표면에서 수십 내지 수백 Å 위치에서 국부적으로 기판 온도보다 높게 가열하여 Ta2O5유전체막(8)의 열적 반응성을 높인다.
따라서, 전자 빔 처리 공정은 국부적인 반응을 유도하는 방법이고, 산화 소오스가 없기 때문에 종래 N2O 또는 O2가스를 이용하는 급속 열공정과는 달리 텅스텐막(6)을 산화 시키지 않는다.
도 1c를 참조하면, 제 2 TiN막(9) 및 제 2 폴리실리콘막(10)을 순차적으로 형성하여 상부 전극(11)을 형성하고, 이로 인하여 본 발명의 Ta2O5캐패시터가 제조 된다.
상술한 바와 같이, 하부 전극으로 사용되는 텅스텐 또는 TiN막은 고온에서 산화성이 강하여 유전체막인 Ta2O5사용시 고온의 N2O 또는 O2열공정을 적용하기 어려운 문제를 본 발명은 전자 빔 처리 공정을 N2O 가스를 이용한 저온 플라즈마 처리 공정 후에 진행하므로 텅스텐이 산화 되지 않고 Ta2O5유전체막을 결정화 시킬 수 있다. 따라서, 보다 얇고 누설 전류가 낮은 Ta2O5유전체막 캐패시터를 형성할 수 있으므로 소자의 단차가 줄여들어 안정적인 금속 배선 공정을 진행 할 수 있고, 소자의 수율 및 동작 신뢰도가 향상된다.

Claims (8)

  1. 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판상에 하부 전극을 형성한 후, 상기 하부 전극 상부면에 Ta2O5유전체막을 형성하는 단계;
    저온 플라즈마 처리 공정과 전자-빔 처리 공정을 순차적으로 실시하여 상기 Ta2O5유전체막을 결정화하는 단계와,
    Ta2O5유전체막 상에 상부 전극 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 하부 전극은 텅스텐 또는 TiN 중 어느 하나이며 화학기상증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 Ta2O5유전체막은 Ta(OCH5)5및 O2가스를 소오스 가스로 이용하여 300 내지 500℃ 및 0.01 내지 100Torr 에서 저압 화학기상증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 저온 플라즈마 처리 공정은 N2O 가스 혹은 O2가스를 이용하여 0.01 내지 10 Torr 의 압력과, 200 내지 550℃ 의 기판 온도 및 10 내지 550W RF 전력으로 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  5. 제 1 또는 4 항에 있어서,
    상기 저온 플라즈마 처리 공정은 캐패시티브-커플 타입 고주파 플라즈마 장비를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 전자 빔 처리 공정은 고진공 상태의 10-6내지 10-3Torr 압력과, 200 내지 500℃의 온도와, 전자 빔 가속 에너지를 10 내지 1000V 로 조절하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제 6 항에 있어서,
    상기 가속된 전자 빔으로 6인치 이상 대면적 웨이퍼를 균일하게 처리하기 위하여, 전자 빔이 나오는 근처에 원형 전자석 코일을 설치하여 커스프형 자기장이 형성되도록 하여 자기장을 따라 균일하게 전자 빔을 분산시키는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 1 항에 있어서,
    상기 하부 전극은 폴리실리콘막, TiN막 및 텅스텐막이 적층되어 형성되고, 상기 상부 전극은 TiN막 및 폴리실리콘막이 적층되어 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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