KR20010039220A - 2.5분주회로 - Google Patents

Abstract

입력 구형파신호(CLK)로부터 출력 구형파신호(OUT)를 발생하는 2.5분주회로이다. 지연부는 입력 구형파신호로부터 입력 구형파신호의 주기(T)의 2배의 주기 2T를 갖는 제1 및 제2구형파신호들(p0, p1)을 발생한다. 제2구형파신호는 제1구형파신호보다 T/2만큼 지연된다. 제1펄스발생부는 제1, 제2 및 제3구형파신호들과 출력 구형파신호를 입력받아, 2.5T의 주기를 갖는 제1펄스신호(EQ)와, 제4구형파 신호(r1)를 발생한다. 제2펄스발생부는 제1, 제2 및 제4구형파신호들, 출력 구형파신호 및 제1펄스신호(EQ)를 입력받아, 제1펄스신호의 개개의 펄스에 대하여 주기 T만큼 지연된 시점에 상태천이가 일어나는 제2펄스신호(/COM)를 발생한다. 파형조합부는 제1펄스신호 및 제2펄스신호를 조합하여 입력 구형파신호의 2.5T의 주기를 갖는 출력 구형파신호(OUT)를 발생한다.

Description

2.5분주회로{Divide-by-2.5 circuit}

본 발명은 분주회로에 관한 것으로, 보다 상세하게는 입력 구형파신호의 주기를 소수배 특히 2.5배만큼 증가시킬 수 있는 2.5분주회로에 관한 것이다.

일반적으로, 분주회로는 구형파의 주파수를 분주하는 것으로서, 2분주회로는 예를 들면 주기 T를 갖는 입력 구형파신호에 대하여 정수 2배만큼 증가시킨 주기 2T를 갖는 출력 구형파신호를 발생한다.

본 발명의 목적은, 기존의 2분주회로와는 달리, 입력 구형파신호의 주기를 2.5배만큼 증가시킨 2.5분주회로를 제공함에 있다.

도 1은 본 발명의 실시예에 따른 2.5분주회로를 나타낸 회로도,

도 2는 도 1에 보여진 회로의 동작을 설명하기 위한 파형도.

＜도면의 주요부분에 대한 부호의 설명＞

10 : 지연부 20,30 : 펄스발생부

40 : 파형조합부

전술한 본 발명의 목적을 달성하기 위한, 입력 구형파신호로부터 출력 구형파신호를 발생하는 2.5분주회로는, 입력 구형파신호로부터 입력 구형파신호의 주기(T)의 2배의 주기 2T를 갖는 제1 및 제2구형파신호들을 발생하며, 여기서 제2구형파신호는 제1구형파신호보다 T/2만큼 지연되는, 지연부; 상기 제1, 제2 및 제3구형파신호들과 출력 구형파신호를 입력받아, 2.5T의 주기를 갖는 제1펄스신호와, 제4구형파신호를 발생하는 제1펄스발생부; 상기 제1, 제2 및 제4구형파신호들, 출력 구형파신호 및 제1펄스신호를 입력받아, 제1펄스신호의 개개의 펄스에 대하여 주기 T만큼 지연된 시점에 상태천이가 일어나는 제2펄스신호를 발생하는 제2펄스발생부; 및 상기 제1펄스신호 및 제2펄스신호를 조합하여 입력 구형파신호의 2.5T의 주기를 갖는 출력 구형파신호를 발생하는 파형조합부를 포함한다.

이하 첨부된 도면들을 참조하여 본 발명을 구현한 바람직한 실시예를 상세히 설명한다.

도 1은 본 발명의 바람직한 실시예에 따른 입력 클럭신호를 분주하기 위한 2.5분주회로를 보여준다. 도 1에 보여진 2.5분주회로는 지연부(10), 제1 및 제2펄스발생부들(20, 30) 그리고 파형조합부(40)를 구비하며, 외부로부터 클럭신호(CLK) 및 리세트신호(/RST)를 수신한다.

지연부(10)를 구성하는 플립플롭들(11, 12)은 에지트리거형 D-플립플롭들로서, 플립플롭(11)은 클럭신호(CLK)를 수신하는 클럭단(CK)과, 자신의 입력단(D)에 연결된 출력단(/Q)을 가진다. 플립플롭(12)은 클럭신호(CLK)를 수신하는 클럭단 (/CK)과, 자신의 입력단(D)에 연결된 출력단(/Q)을 가진다.

제1펄스발생부(20)는 버퍼(21), 데이터 래치(23), 에지트리거형 D-플립플롭 (24), 배타적 부정논리합(EX-NOR) 게이트들(25, 26), 낸드게이트(27) 및 슈미트트리거회로(28)를 구비한다. 래치(23)는 버퍼(21)를 개재하여 플립플롭(12)의 출력단(Q)에 연결되는 입력단(D)과, 플립플롭(24)의 입력단(D)에 연결된 출력단(Q)을 가진다. EX-NOR게이트(25)는 플립플롭(12) 및 래치(23)의 출력단들(Q's)에 연결된 입력단들을 가진다. EX-NOR게이트(26)의 한 입력단은 플립플롭(11)의 출력단(Q)에 연결된다. EX-NOR게이트들(25, 26)의 출력단들은 낸드게이트(27)의 입력단들에 연결되며 낸드게이트(27)의 출력단은 슈미트트리거 회로(28)의 입력에 연결된다.

제2펄스발생부(30)는 버퍼(31), 데이터 래치(33), 에지트리거형 플립플롭 (34), EX-OR게이트들(35, 36), 낸드게이트(37) 및 앤드게이트(38)를 구비한다. 래치(33)의 입력단(D)은 버퍼(31)를 거쳐 플립플롭(11)의 출력단(Q)에 연결된다. 래치(33)의 출력단(Q)은 플립플롭(34)의 입력단(D) 및 EX-NOR게이트(26)의 다른 입력단에 연결된다. EX-OR게이트(35)의 입력단들은 플립플롭들(12, 24)의 출력단들 (Q's)에 연결되며, EX-OR게이트(36)의 입력단들은 플립플롭(11, 34)의 출력단들 (Q's)에 연결된다. EX-OR게이트들(35, 36)의 출력단들은 낸드게이트(37)의 입력단들에 연결된다. 앤드게이트(38)는 낸드게이트(37)의 출력 및 리세트신호(/RST)를 입력받는다.

파형조합부(40)는 인버터(41) 및 SR-플립플롭(43)을 구비하는 것으로서, SR-플립플롭(43)은 슈미트트리거회로(28)의 출력에 연결된 세트단(/S), 및 앤드게이트 (38)의 출력단에 연결된 리세트단(/R)을 가진다. SR-플립플롭(43)의 출력단(Q)은 래치들(14, 18)의 인에이블단들(G's)에 연결된다.

플립플롭들(24, 34)의 클럭단들(CK's)은 슈미트트리거회로(16)의 출력단에 연결된다. 그리고, 리세트신호(/RST)는 플립플롭들(11, 12)의 리세트단들(/R's), 래치(23) 및 플립플롭들(24, 34)의 리세트단들(/R's), 그리고 래치(33)의 세트단 (/S)으로 입력된다.

전술의 구성을 갖는 도 1 회로를 도 2에 보인 파형도를 참조하여 설명한다.

입력 클럭신호(CLK)가 도 1의 회로에 인가되는 경우에, 리세트신호(/RST)에 의해 플립플롭들(11, 12, 24, 34) 및 래치들(23, 33)은 초기상태로 리세트된다. 이때 래치들(23 및 33)은 각각 상태 '0' 및 '1'로 초기화된다.

리세트신호(/RST)가 상태 '1'로 천이된 이후에, 플립플롭(11)은 외부로부터의 주기 T의 클럭신호(CLK)에 따라 주기 2T를 갖는 구형파신호(p0)를 발생하며, 플립플롭(12)은 구형파신호(p0)의 상승에지로부터 T/2만큼 지연된 시점부터 주기 2T를 갖는 구형파신호(p1)를 발생한다. 구형파신호들(p0, p1)의 관계는 '반영이진코드(reflected binary code)'라고도 하는 그레이코드(gray code)가 된다. 그러므로, 이진코드 p＜1:0＞=p1p0이라 정의하면, 구형파신호들(p0, p1)은 도 2의 이진코드 p＜1:0＞으로 보여진 바와 같은 관계를 가지면서 변해간다. 즉, 00→01→11→00→01→11→10→01, ...의 그레이코드 순서로 변해한다.

리세트신호(/RST)가 상태 '1'로 되는 직후의 클럭신호(CLK)가 상태 '1'을 가지는 시점에, 구형파신호(p0) 및 구형파신호(p1)가 각각 상태 '1' 및 '0'을 가진다. 이때 래치들(23, 33)은 각각 초기화된 상태를 유지한다. 즉, 래치들(23, 33)은 상태 '0' 및 '1'의 구형파신호들(q1 및 q0)을 각각 출력한다. 그러므로, EX-NOR게이트들(25 및 26)은 각각 '1'을 출력하고, 낸드게이트(27)는 상태 '0'의 구형파신호를 출력한다. 슈미트트리거회로(16)는 낸드게이트(27)의 출력신호로부터 펄스신호(EQ)를 발생한다. 펄스신호(EQ)의 반전된 신호(/EQ)는 도 2에 보여졌다. 펄스신호(EQ)는 파형조합부(40)내의 인버터(41), 그리고 플립플롭들(24, 34)의 클럭단들 (CK's)로 입력된다.

펄스신호(EQ)를 클럭단(CK)으로 인가받는 플립플롭(24)은 래치(23)의 출력단(Q)으로부터 나오는 구형파신호(q1)의 상태 '0'을 유지하게 되고, 그 결과 플립플롭(24)의 출력단(Q)에서 나오는 구형파신호(r1)는 도 2에 보인 것처럼 상태 '0'을 가진다. 그리고 플립플롭(34)은 출력단(Q)에서 구형파신호(r0)의 상태 '1'을 유지한다.

EX-OR게이트(35)는 플립플롭(12)의 출력 '0' 및 플립플롭(24)의 출력 '0'을 EX-OR연산하며, EX-OR게이트(36)는 플립플롭(11)의 출력 '1' 및 플립플롭(34)의 출력 '1'을 EX-OR연산한다. 그런 다음, EX-OR게이트들(35, 36)의 출력들 '0' 및 '0'은낸드게이트(37) 및 앤드게이트(38)에 의해 차례로 연산된다. 그 결과, 앤드게이트(38)로부터 출력하는 펄스신호(/COM)는 도 2에 보여진 바와 같이 상태 '1'을 가진다.

한편, 인버터(41)는 펄스신호(EQ)를 반전시켜, 도 2에 보여진 펄스신호(/EQ)를 발생하고, 이 펄스신호(/EQ)는 SR-플립플롭(43)의 입력단(/S)에 입력된다.

SR-플립플롭(43)은 세트단(/S) 및 리세트단(/R)으로 개별적으로 입력되는 상태 '0' 및 '1'에 따라 상태 '1'를 갖는 구형파신호(OUT)을 출력한다.

SR-플립플롭(40)의 출력 구형파신호(OUT)는 래치들(23, 33)의 인에이블단자들 (G's)로 공급된다. 래치(23)는 플립플롭(12)으로부터 공급되는 상태 '1'의 구형파신호(p1)를 통과시키며, 래치(33)는 플립플롭(11)으로부터 공급되는 상태 '0'의 구형파신호(p0)를 통과시킨다. 그 결과, 래치들(23, 33)의 출력은, q1q0을 q＜1:0＞라 정의하면, 도 2에 보여진 상태 '01'의 그레이코드 q＜1:0＞가 된다. 즉, q＜1:0＞과 p＜1:0＞은 서로 동일하게 된다.

그리고, r＜1:0＞ =r1r0라 정의하면, 플립플롭들(24, 34)의 출력 구형파신호들 (r0, r1)은 시간의 변화에 따라 도 2에 보여진 바와 같은 상태들을 갖는다.

지금까지의 설명을 참고하면, 본 발명에 따른 도 1 회로의 동작을 계속 설명함 없이도 당업자는 도 1 회로의 동작을 잘 이해할 것이다. 그러나, 명료함을 위해, 도 1회로의 동작을 개념적으로 요약하면 다음과 같다.

1) p＜1:0＞ = q＜1:0＞인 경우, OUT = '1'이고 r＜1:0＞ = p＜1:0＞

2) p＜1:0＞ = r＜1:0＞의 보수 인 경우, OUT = '0'이고 q＜1:0＞는 그레이코드상의 바로 이전의 p＜1:0＞이다.

따라서, 도 1의 회로는 주기 T를 갖는 입력 클럭신호(CLK)에 대하여 2.5T의 주기를 갖는 출력펄스신호(OUT)를 발생한다.

상술한 바와 같이, 본 발명에 따른 2.5분주회로는 래치들, 플립플롭들을 몇 개의 논리게이트들만으로, 입력 구형파신호로부터 입력 구형파신호가 갖는 주기(T)의 2.5T의 주기를 갖는 출력 구형파신호를 발생하는 효과를 가진다.

Claims (1)

1. 입력 구형파신호로부터 출력 구형파신호를 발생하는 2.5분주회로에 있어서,

   입력 구형파신호로부터 입력 구형파신호의 주기(T)의 2배의 주기 2T를 갖는 제1 및 제2구형파신호들을 발생하며, 여기서 제2구형파신호는 제1구형파신호보다 T/2만큼 지연되는, 지연부;

   상기 제1, 제2 및 제3구형파신호들과 출력 구형파신호를 입력받아, 2.5T의 주기를 갖는 제1펄스신호와, 제4구형파신호를 발생하는 제1펄스발생부;

   상기 제1, 제2 및 제4구형파신호들, 출력 구형파신호 및 제1펄스신호를 입력받아, 제1펄스신호의 개개의 펄스에 대하여 주기 T만큼 지연된 시점에 상태천이가 일어나는 제2펄스신호를 발생하는 제2펄스발생부; 및

   상기 제1펄스신호 및 제2펄스신호를 조합하여 입력 구형파신호의 2.5T의 주기를 갖는 출력 구형파신호를 발생하는 파형조합부를 포함하는 2.5분주회로.