KR20010027149A - 직렬 방식의 칩과 통신하는 메인 프로세서 제어장치 - Google Patents

직렬 방식의 칩과 통신하는 메인 프로세서 제어장치 Download PDF

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Abstract

프로세서가 직렬 통신 방식을 갖는 주변의 인터페이스 칩에 데이터를 기록하는 과정에서 메인 프로세서가 다음 데이터의 기록을 위해 대기하는 시간 동안 제2의 기능을 수행할 수 있도록 하여 전체 시스템의 속도를 향상시키도록 한 직렬 방식의 칩과 통신하는 메인 프로세서 제어장치에 관한 것이다.
본 발명은 메인 프로세서에서 인가되는 병렬 데이터를 직렬 데이터로 변환하여 인터페이스 칩에 기록하고, 인터페이스 칩에서 억세스되는 직렬 데이터를 병렬 데이터로 변환하며, 데이터의 기록 및 억세스의 동작이 진행되는 한주기의 시간을 카운터하여 인터럽트 신호를 발생하는 직렬/병렬 변환수단을 포함하는 것을 특징으로 한다.

Description

직렬 방식의 칩과 통신하는 메인 프로세서 제어장치{Serial Interface Chip With Main Processor Of Data Communication Control System }
본 발명은 프로세서가 직렬 통신 방식을 갖는 주변의 인터페이스 칩에 데이터를 기록하는 과정에서 메인 프로세서가 다음 데이터의 기록을 위해 대기하는 시간 동안 제2의 기능을 수행할 수 있도록 하여 전체 시스템의 속도를 향상시키도록 한 직렬 방식의 칩과 통신하는 메인 프로세서 제어장치에 관한 것이다.
메인 프로세서가 직렬 버스로 연결되는 주변의 인터페이스 칩과 데이터 송수신을 수행하기 위해서는 첨부된 도 1에서 알 수 있는 바와 같이 메인 프로세서(1)와 직렬 통신 방식을 갖는 주변의 인터페이스 칩(3) 사이에 직렬/병렬 변환부(2)가 구비되는데, 상기의 직렬/병렬 변환부(2)는 메인 프로세서(1)에서 데이터의 전송 시간 단축을 위해 출력되는 병렬 데이터를 직렬 데이터로 변환하고, 주변 인터페이스 칩(3)에 기록되어 있는 직렬 데이터가 메인 프로세서(1)에 억세스되는 과정에서 병렬 데이터로 변환하는 동작을 수행한다.
상기에서 직렬/병렬 변환부(2)는 주변의 직렬 인터페이스 칩(3)과 데이터 래치를 위한 클럭(CLOCK)과 데이터의 송수신을 선택하는 칩 선택신호(/CS)와 양방향의 데이터 버스(DATA)로 연결된다.
상기한 바와 같이 메인 프로세서(1)와 주변의 직렬 인터페이스 칩(3) 사이에 직렬/병렬 변환부(2)를 구비하는 종래의 장치에서 메인 프로세서(1)가 주변의 직렬 인터페이스 칩(3)에 데이터를 기록하는 동작은 다음과 같다.
메인 프로세서(1)가 8비트의 어드레스 버스를 통해 데이터 기록을 위한 번지를 지정함과 동시에 8비트의 데이터 버스를 통해 직렬 통신 방식을 갖는 주변의 인터페이스 칩(3)에 기록하고자 하는 데이터를 출력하면 직렬/병렬 변환부(2)는 메인 프로세서(1)에서 인가되는 병렬 데이터를 직렬 데이터로 변환한 다음 직렬 데이터를 래치시키기 위한 시스템 클럭(CLOCK)과 유효한 데이터의 출력을 어서트(assert)시키는 칩 선택신호(/CS)에 따라 직렬 버스를 통해 해당하는 데이터를 주변의 인터페이스 칩(3)에 순차적으로 기록한다.
이와 같은 동작은 도 2의 타이밍도에서 알 수 있는 바와 같이, 직렬 통신 방식을 갖는 주변의 인터페이스 칩(3)에 직렬 데이터를 래치시키기 위한 클럭(CLOCK)이 인가되는 상태에서 칩 선택신호(/CS)가 '로우'로 어서트되면 상기 클럭(CLOCK)의 상승 에지 마다 데이터가 래치되어 주변의 인터페이스 칩(3) 메모리 영역에 기록되어진다.
상기와 같이 칩 선택 신호(/CS)가 '로우'로 어서트되는 동안 데이터의 래치가 실행되는 상태에서 칩 선택 신호(/CS)가 '하이'로 되면 데이터가 실행되지 않게 되며, 칩 선택 신호(/CS)가 '로우'로 어서트되는 다음 주기에서 데이터의 래치가 수행되어 주변의 인터페이스 칩(3)에 기록되어 진다.
상기한 바와 같은 과정으로 메인 프로세서(1)에서 직렬 통신 방식을 갖는 주변의 인터페이스 칩(3)에 데이터를 기록하는 시간을 도 3을 통해 살펴보면 다음과 같다.
상기 메인 프로세서(1)가 첫번째의 병렬 데이터를 8비트의 병렬 버스를 통해 직렬/병렬 변환부(2)에 전송하는 시간(Ta)과 직렬/병렬 변환부(2)에서 전송되어온 병렬 데이터를 직렬 데이터로 변환한 다음 칩 선택신호(/CS)의 '로우' 상태에서 클럭에 래치시켜 전송하는 시간(Tb) 및 칩 선택 신호(/CS)가 '하이' 상태에서 '로우' 상태로 다시 천이되기를 기다리는 시간(Tc)으로 이루어진다.
따라서, 메인 프로세서가 주변의 인터페이스 칩에 데이터를 기록한 다음 일정 시간 즉, 칩 선택신호(/CS)가 '하이'에서 '로우'로 천이되는 시간 동안 대기한 후 다음 데이터의 기록을 수행한다.
그러므로, 주변의 인터페이스 칩에 데이터의 기록하거나 주변의 인터페이스 칩으로부터 데이터 억세스 동작을 수행하는 동안 메인 프로세서는 다른 기능을 수행하지 못하고 대기하여야 하므로 시스템의 성능이 저하되는 문제점이 있었다.
본 발명은 전술한 바와 같은 제반적인 문제점을 감안한 것으로, 그 목적은 메인 프로세서가 직렬 통신 방식을 갖는 주변의 인터페이스 칩에 데이터를 기록하거나 기록된 데이터 억세스 동작이 진행되는 동안 다른 제2의 기능을 수행하며 일정 시간의 지연후 칩 선택 신호가 '로우'로 어서트되는 시점에 인터럽트 신호가 발생되도록 하여 데이터의 기록이나 기록된 데이터 억세스 동작이 재 시작되도록 함으로써 메인 프로세서의 기능을 효율적으로 사용하도록 한 것이다.
도 1은 종래의 직렬 방식을 갖는 주변 인터페이스 칩과 통신하는 메인 프로세서 제어장치에 대한 구성도.
도 2는 종래의 메인 프로세서가 주변 인터페이스 칩에 데이터를 기록하는 타이밍도.
도 3은 종래의 프로세서가 주변 인터페이스 칩에 데이터를 기록하는 과정을 도시한 도면.
도 4는 본 발명에 따른 직렬 방식의 칩과 통신하는 메인 프로세서 제어장치에 대한 구성도.
도 5는 도 4에서 메인 프로세서측에 인터럽트 신호를 발생하는 장치에 대한 상세 구성도.
＜도면의 주요부분에 대한 부호의 설명＞
21 : 제1카운터 22 : 제2카운터
23 : 인터럽트 발생부
상기한 바와 같은 목적을 달성하기 위한 본 발명은 메인 프로세서와 직렬 통신 방식을 갖는 주변 인터페이스 칩간의 데이터 통신 제어장치에 있어서, 상기 메인 프로세서에서 인가되는 병렬 데이터를 직렬 데이터로 변환하여 상기 인터페이스 칩에 기록하고, 상기 인터페이스 칩에서 억세스되는 직렬 데이터를 병렬 데이터로 변환하며, 상기 데이터의 기록 및 억세스의 동작이 진행되는 한주기의 시간을 카운터하여 인터럽트 신호를 발생하는 직렬/병렬 변환수단을 포함하는 것을 특징으로 한다.
상기에서 상기 직렬/병렬 변환수단에서 인터럽트 신호를 발생시키는 수단은 상기 메인 프로세서에서 인가되는 칩 선택 신호가 '로우' 상태로 검출되면 클럭 신호에 따라 설정된 소정의 시간을 카운터한 후 소정의 신호를 출력하는 제1카운터수단과, 제1카운터수단에서 소정의 신호가 인가되는 경우 클럭 신호에 따라 설정된 소정의 시간을 카운터한 다음 인터럽트 신호 발생을 위한 제어신호를 출력하는 제2카운터수단 및, 제2카운터수단에서 인가되는 제어신호에 따라 메인 프로세서측에 데이터의 기록이나 억세스 동작이 재 실행하도록 인터럽트 신호를 출력하는 인터럽트발생수단을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 4에서 알 수 있는 바와 같이, 본 발명에 따른 직렬 방식의 칩과 통신하는 메인 프로세서 제어장치는 메인 프로세서(10)와 직렬 통신 방식을 갖는 주변의 인터페이스 칩(30) 사이에 직렬/병렬 변환부(20)가 구비되는데, 상기의 직렬/병렬 변환부(20)는 메인 프로세서(10)에서 데이터의 전송 시간 단축을 위해 출력되는 병렬 데이터를 직렬 데이터로 변환하고, 주변 인터페이스 칩(30)에 기록되어 있는 직렬 데이터가 메인 프로세서(10)에 억세스되는 과정에서 병렬 데이터로 변환하는 동작을 수행한다.
상기의 직렬/병렬 변환부(20)는 주변의 직렬 인터페이스 칩(30)과 데이터 래치를 위한 클럭(CLOCK)과 데이터의 송수신을 선택하는 칩 선택신호(/CS)와 양방향의 데이터 버스(DATA)로 연결되며, 주변의 직렬 인터페이스 칩(30)에 데이터를 기록하거나 데이터 억세스 동작이 수행되는 시간을 카운터하여 칩 선택신호(/CS)가 어서트되는 시점에 상기 메인 프로세서(10)측에 인터럽트 신호(INT)를 출력한다.
상기에서 인터럽트 신호(INT)를 출력하는 직렬/병렬 변환부(20)는 도 5에서 알 수 있는 바와 같이 제1카운터(21)와, 제2카운터(22) 및 인터럽트 발생부(23)로 이루어지는데, 제1카운터(21)는 메인 프로세서(10)에서 직렬 방식을 갖는 주변의 인터페이스 칩(30)에 데이터를 기록하고자 하거나 데이터 억세스를 위한 칩 선택 신호(/CS)가 인에이블 단자(Enable)에 '로우' 상태로 인가되는 경우 클럭 신호(CLOCK)에 따라 설정된 소정의 시간을 카운터한 다음 제2카운터(22)측에 인에이블 신호로 출력한다.
제2카운터(22)는 상기 제1카운터(21)에서 인에이블 단자(Enable)에 "하이' 상태의 신호가 인가되는 경우 클럭 신호(CLOCK)에 따라 설정된 소정의 시간을 카운터한 다음 인터럽트 신호 발생을 위한 제어신호를 출력한다.
인터럽트 발생부(23)는 상기 제2카운터(22)에서 인가되는 제어신호에 따라 메인 프로세서(10)로 하여금 데이터의 기록이나 판독의 동작을 실행하도록 하는 인터럽트 신호(INT)를 출력한다.
전술한 바와 같은 기술적 구성을 갖는 본 발명에서 메인 프로세서(10)가 직렬 통신 방식을 갖는 주변의 인터페이스 칩과 데이터 송수신을 수행하는 동작은 다음과 같다.
메인 프로세서(10)가 8비트의 어드레스 버스를 통해 데이터 기록을 위한 번지를 지정함과 동시에 8비트의 데이터 버스를 통해 직렬 통신 방식을 갖는 주변의 인터페이스 칩(30)에 기록하고자 하는 데이터를 출력한 다음 자신에서 설정된 제2의 동작을 수행한다.
이때, 직렬/병렬 변환부(20)는 상기 메인 프로세서(10)에서 인가되는 병렬 데이터를 직렬 데이터로 변환한 다음 직렬 상태의 데이터를 래치시키기 위한 시스템 클럭(CLOCK)과 유효한 데이터의 출력을 어서트(assert)시키는 칩 선택신호(/CS)에 따라 직렬 버스를 통해 해당하는 데이터를 주변의 인터페이스 칩(30)에 순차적으로 기록한다.
상기와 같은 동작은 전술한 종래의 동작과 같이 직렬 통신 방식을 갖는 주변의 인터페이스 칩(30)에 직렬 데이터를 래치시키기 위한 클럭(CLOCK)이 인가되는 상태에서 칩 선택신호(/CS)가 '로우'로 어서트되면 상기 클럭(CLOCK)의 상승 에지 마다 데이터가 래치되어 주변 인터페이스 칩(30)의 메모리 영역에 기록되어진다.
상기와 같이 메인 프로세서(10)가 직렬 통신 방식을 갖는 주변의 인터페이스 칩(30)에 데이터를 기록하는 과정에서 도 2에서 알 수 있는 바와 같이, 직렬/병렬 변환부(20)에 구비되어 있는 제1카운터(21)는 메인 프로세서(10)로부터 인에이블 단자(Enable)에 인가되는 '로우' 상태의 칩 선택 신호(/CS)에 따라 인에이블되어 클럭 신호(CLOCK)에 따라 설정된 소정의 시간, 즉 칩 선택 신호(/CS)가 '로우' 상태를 유지하는 시간을 카운터한 후 제2카운터(22)측에 인에이블 신호로 출력한다.
제2카운터(22)는 상기 제1카운터(21)에서 인가되는 '하이' 상태의 신호에 따라 인에이블되어 클럭 신호(CLOCK)에 따라 설정된 소정의 시간, 즉 '하이' 상태를 유지하는 칩 선택신호(/CS)가 '로우'로 천이되기 까지의 시간을 카운터한 후 인터럽트 발생부(23)측에 제어신호를 인가하여 인터럽트 발생부(23)로 하여금 메인 프로세서(10)측에 인터럽트 신호(INT)를 인가한다.
따라서, 메인 프로세서(10)는 인가되는 인터럽트 신호(INT)에 따라 현재 실행하고 있는 동작을 일시 정지한 다음 직렬 통신 방식을 갖는 주변의 인터페이스 칩(30)과 데이터의 송수신을 재 수행한다.
상기와 같은 인터럽트 신호의 발생 동작은 메인 프로세서와 직렬 통신 방식을 갖는 주변의 인터페이스 칩이 데이터 송수신을 수행하는 동안 반복적으로 발생되어진다.
이상에서 설명한 바와 같이 본 발명은 메인 프로세서가 직렬 통신 방식을 갖는 주변의 인터페이스 칩과 데이터 송수신을 수행하는 동안 다른 기능을 수행하며, 데이터의 송수신을 요구하는 인터럽트 신호의 검출에 따라 해당 기능을 다시 수행함으로서 메인 프로세서의 사용이 효율적으로 수행되어 시스템의 성능이 향상된다.

Claims (3)

  1. 메인 프로세서와 직렬 통신 방식을 갖는 주변 인터페이스 칩간의 데이터 통신 제어장치에 있어서,
    상기 메인 프로세서에서 인가되는 병렬 데이터를 직렬 데이터로 변환하여 상기 인터페이스 칩에 기록하고, 상기 인터페이스 칩에서 억세스되는 직렬 데이터를 병렬 데이터로 변환하며, 상기 데이터의 기록 및 억세스의 동작이 진행되는 한주기의 시간을 카운터하여 인터럽트 신호를 발생하는 직렬/병렬 변환수단을 포함하는 것을 특징으로 하는 직렬 방식의 칩과 통신하는 메인 프로세서 제어장치.
  2. 제 1항에 있어서,
    상기 직렬/병렬 변환수단에서 인터럽트 신호를 발생시키는 수단은 상기 메인 프로세서에서 인가되는 칩 선택 신호가 '로우' 상태로 검출되면 클럭 신호에 따라 설정된 소정의 시간을 카운터한 후 소정의 신호를 출력하는 제1카운터수단과;
    상기 제1카운터수단에서 소정의 신호가 인가되는 경우 클럭 신호에 따라 설정된 소정의 시간을 카운터한 다음 인터럽트 신호 발생을 위한 제어신호를 출력하는 제2카운터수단 및;
    상기 제2카운터수단에서 인가되는 제어신호에 따라 메인 프로세서측에 데이터의 기록이나 판독의 동작을 재 실행하도록 인터럽트 신호를 출력하는 인터럽트발생수단을 포함하는 것을 특징으로 하는 직렬 방식의 칩과 통신하는 메인 프로세서 제어장치.
  3. 제 1항에 있어서,
    상기 제1카운터수단은 '로우'상태를 유지하는 칩 선택 신호에 따라 클럭의 상승 에지에 데이터의 래치를 수행하는 시간을 카운터하며, 제2카운터수단은 '하이' 상태를 유지하는 칩 선택신호가 '로우' 천이되기 까지의 시간을 카운터하는 것을 특징으로 하는 직렬 방식의 칩과 통신하는 메인 프로세서 제어장치.
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