KR20010027096A - Method of manufacturing for semiconductor and the same - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로, 특히 반도체 기판의 표면 아래에 게이트 전극을 형성하도록 한 반도체 소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device and a method of manufacturing the gate electrode formed under the surface of the semiconductor substrate.
일반적으로 GIDL(Gate Induced Drain Leakage)는 반도체 소자의 게이트 전극과 오버랩된 드레인 영역내에서 생성된 캐리어(carrier)가 그 원인이며, 상기 게이트 전극이 접지(GND)되고 드레인에 VDD가 인가될 때 발생된다.In general, GIDL (Gate Induced Drain Leakage) is caused by a carrier generated in the drain region overlapping the gate electrode of the semiconductor device, and occurs when the gate electrode is grounded (GND) and VDD is applied to the drain. do.
또한 게이트 전극과 드레인 영역 사이의 산화막에 드레인 영역내의 차아지에 의한 고전계(high electric field)가 존재하고, 상기 드레인내의 차아지는 드레인내의 디플리션(depletion) 영역의 형성때문에 발생된다.In addition, a high electric field due to a charge in the drain region exists in the oxide film between the gate electrode and the drain region, and the charge in the drain is generated due to the formation of a depletion region in the drain.
이러한 GIDL을 방지하는 기술이 연구되고 있다.Techniques for preventing such GIDL have been studied.
이하 첨부도면을 참조하여 종래기술의 반도체 소자 및 그의 제조 방법에 대해 설명하면 다음과 같다.Hereinafter, a semiconductor device of the related art and a manufacturing method thereof will be described with reference to the accompanying drawings.
도 1 은 종래기술의 반도체 소자의 구조 단면도이다.1 is a structural cross-sectional view of a semiconductor device of the prior art.
즉 종래기술의 반도체 소자는 반도체 기판(1) 상에 게이트 산화막(2)이 형성되고 상기 게이트 산화막(2)상에 게이트 전극(3)이 형성되며, 상기 게이트 전극(3)의 양측면에 접하여 측벽(5)이 형성된다.That is, in the semiconductor device of the prior art, the gate oxide film 2 is formed on the semiconductor substrate 1, the gate electrode 3 is formed on the gate oxide film 2, and the sidewalls are in contact with both sides of the gate electrode 3. (5) is formed.
그리고 상기 측벽(5) 하측의 반도체 기판(1) 표면내에 LDD(4) 구조를 갖는 소오스/드레인 영역(6)이 형성된다.A source / drain region 6 having an LDD 4 structure is formed in the surface of the semiconductor substrate 1 below the side wall 5.
이와 같이 종래기술의 반도체 소자는 상기 게이트 전극(3)과 LDD(4)구조의 드레인/소오스 영역이 일정 폭 오버랩된다.As described above, in the semiconductor device of the related art, the drain / source region of the gate electrode 3 and the LDD 4 structure overlap a predetermined width.
도 2a 내지 도 2d는 종래기술의 반도체 소자의 제조 공정 단면도이다.2A to 2D are sectional views of the manufacturing process of the semiconductor device of the prior art.
도 2a에 도시된 바와 같이, 반도체 기판(1) 상에 게이트 산화막(2)을 형성하고 상기 게이트 산화막(2)상에 폴리실리콘을 증착한다.As shown in FIG. 2A, a gate oxide film 2 is formed on the semiconductor substrate 1 and polysilicon is deposited on the gate oxide film 2.
이어 상기 폴리실리콘상에 감광막을 도포하고 노광 및 현상으로 패터닝한 후, 상기 패터닝된 감광막을 마스크로 하여 상기 폴리실리콘, 게이트 산화막(2)을 선택적으로 패터닝하여 게이트 전극(3)을 형성한다.Subsequently, a photoresist film is coated on the polysilicon and patterned by exposure and development, and then the polysilicon and the gate oxide film 2 are selectively patterned using the patterned photoresist as a mask to form a gate electrode 3.
이어 상기 게이트 전극(3)을 마스크로 이용한 저농도 불순물을 상기 반도체 기판 표면내에 이온주입하여 LDD(4)을 형성한다.Subsequently, a low concentration of impurities using the gate electrode 3 as a mask is implanted into the surface of the semiconductor substrate to form the LDD 4.
도 2b에 도시된 바와 같이, 상기 게이트 전극(3)을 포함한 구조 전면에 절연막을 증착하고 전면 식각하여 상기 게이트 전극(3) 양측면에 접하는 측벽(5)을 형성한다.As shown in FIG. 2B, an insulating film is deposited on the entire surface including the gate electrode 3 and etched to form sidewalls 5 that contact both sides of the gate electrode 3.
이어 상기 게이트 전극(3) 및 측벽(5)을 마스크로 이용한 고농도 불순물 이온을 상기 측벽(5) 하측의 반도체 기판(1) 표면내에 이온 주입하여 상기 LDD(4)와 연결되는 소오스/드레인 영역(6)을 형성한다.Subsequently, a source / drain region connected to the LDD 4 by ion implanting high concentration impurity ions using the gate electrode 3 and the sidewall 5 as a mask into the surface of the semiconductor substrate 1 below the sidewall 5. 6) form.
이와 같이 종래기술의 반도체 소자의 제조 방법은 열처리 후 LDD(4)영역과 게이트 전극(3)이 일정 폭 오버랩된다.As described above, in the method of manufacturing a semiconductor device of the related art, the LDD 4 region and the gate electrode 3 overlap a predetermined width after heat treatment.
그러나 이상과 같은 종래기술의 반도체 소자 및 그의 제조 방법은 게이트 전극과 소오스/드레인 영역이 일정 폭 오버랩되기때문에 채널이 짧아지는 숏 채널 효과(short channel effect)가 증가하고, 게이트 전극과 드레인(소오스) 영역의 거리가 짧기때문에 GIDL 특성이 발생되는 문제점이 있다.However, in the semiconductor device of the related art and a method of manufacturing the same, the short channel effect of shortening the channel increases because the gate electrode and the source / drain regions overlap a predetermined width, and the gate electrode and the drain (source). There is a problem in that GIDL characteristics are generated because the distance of the region is short.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 특히 게이트 전극을 반도체 기판의 표면 아래에 형성하여 GIDL특성을 방지하는데 적당한 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a semiconductor device suitable for preventing GIDL characteristics by forming a gate electrode under the surface of a semiconductor substrate and a manufacturing method thereof.
도 1 은 종래기술의 반도체 소자의 구조 단면도1 is a structural cross-sectional view of a conventional semiconductor device
도 2a 내지 도 2b는 종래기술의 반도체 소자의 제조 공정 단면도2A to 2B are cross-sectional views of a manufacturing process of a semiconductor device of the prior art.
도 3 은 본 발명의 실시예에 따른 반도체 소자의 구조 단면도3 is a structural cross-sectional view of a semiconductor device in accordance with an embodiment of the present invention.
도 4a 내지 도 4e 는 본 발명의 실시예에 따른 반도체 소자의 제조 공정 단면도4A through 4E are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21 : 반도체 기판 22 : 제 1 전도층21 semiconductor substrate 22 first conductive layer
23 : 제 1 측벽 24 : 제 1 불순물층23: first sidewall 24: first impurity layer
25 : 감광막 26 : 제 2 측벽25 photosensitive film 26 second side wall
27 : 절연막 28 : 폴리실리콘27: insulating film 28: polysilicon
29 : 제 2 전도층 30 : 제 2 불순물층29: second conductive layer 30: second impurity layer
상기의 목적을 달성하기 위한 본 발명의 반도체 소자는 반도체 기판을 선택적으로 식각하여 형성된 홈의 양측벽에 접하고 상기 반도체 기판의 표면 위로 노출된 측벽, 상기 측벽에 접하고 상기 홈의 표면상에 형성된 절연막, 상기 절연막상에 형성되며 상기 측벽에 접하여 상기 측벽과 동일 높이로 형성된 전도층, 상기 측벽 양측의 반도체 기판 표면내에 상기 측벽과 일정 폭 거리를 두고 형성된 제 1 불순물층, 상기 제 1 불순물층에 접하여 상기 측벽 하측의 반도체 기판 표면내에 형성된 제 2 불순물층을 포함하여 이루어짐을 특징으로 하고, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판상에 제 1 전도층을 형성하는 공정, 상기 제 1 전도층의 양측면에 접하는 제 1 측벽을 형성하는 공정, 상기 제 1 측벽을 포함한 제 1 전도층을 마스크로 이용한 고농도 불순물 이온을 주입하여 상기 제 1 측벽 하측의 반도체 기판 내에 제 1 불순물층을 형성하는 공정, 상기 제 1 전도층상에 마스크층을 형성하는 공정, 상기 마스크층을 이용하여 상기 제 1 전도층을 제거하고 상기 반도체 기판을 일정 깊이로 식각하여 홈을 형성하는 공정, 상기 홈을 포함한 전면에 절연막을 증착하고 전면 식각하여 상기 홈의 측벽 및 제 1 측벽에 접하는 제 2 측벽을 형성하는 공정, 상기 홈의 표면상에 상기 제 2 측벽과 접하는 절연막을 형성하는 공정, 상기 절연막 표면상에 상기 제 2 측벽과 접하는 제 2 전도층을 형성하는 공정, 상기 제 1 측벽과 반도체 기판 표면의 절연막을 제거하고 상기 제 2 전도층의 높이와 동일하도록 상기 제 2 측벽을 선택적으로 제거하는 공정, 상기 제 2 측벽을 포함한 제 2 전도층을 마스크로 이용한 불순물 이온 주입으로 상기 제 2 측벽 하측의 반도체 기판 표면내에 제 2 불순물층을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.The semiconductor device of the present invention for achieving the above object is a sidewall contacting both side walls of the groove formed by selectively etching the semiconductor substrate and exposed over the surface of the semiconductor substrate, an insulating film formed on the surface of the groove in contact with the sidewall, A conductive layer formed on the insulating layer and in contact with the sidewall and having the same height as the sidewall; a first impurity layer formed at a predetermined width distance from the sidewall in the semiconductor substrate surfaces on both sides of the sidewall, and in contact with the first impurity layer; And a second impurity layer formed in the surface of the semiconductor substrate below the sidewalls. The method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming a first conductive layer on a semiconductor substrate, wherein the first conductive layer is formed on the semiconductor substrate. Forming a first sidewall in contact with both sides of the conductive layer, masking a first conductive layer including the first sidewall Forming a first impurity layer in the semiconductor substrate below the first sidewall by implanting a high concentration of impurity ions; and forming a mask layer on the first conductive layer; and using the mask layer. Forming a groove by etching the semiconductor substrate to a predetermined depth, depositing an insulating film on the entire surface including the groove and etching the entire surface to form a second sidewall contacting the sidewall and the first sidewall of the groove; Forming an insulating film in contact with the second sidewall on the surface of the groove, forming a second conductive layer in contact with the second sidewall on the insulating film surface, removing the insulating film on the first sidewall and the surface of the semiconductor substrate, Selectively removing the second sidewall to be equal to the height of the second conductive layer, using the second conductive layer including the second sidewall as a mask A yonghan impurity ion implantation characterized by the yirueojim including the step of forming a second impurity layer in a semiconductor substrate surface of the second side wall lower.
이하 본 발명의 실시에에 따른 반도체 소자 및 그의 제조 방법에 대해 첨부도면을 참조하여 설명하면 다음과 같다.Hereinafter, a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to the accompanying drawings.
도 3 은 본 발명의 실시예에 다른 반도체 소자의 구조 단면도이고, 도 4a 내지 도 4e 는 본 발명의 실시예에 따른 반도체 소자의 제조 공정 단면도이다.3 is a cross-sectional view showing a structure of a semiconductor device according to an embodiment of the present invention, and FIGS. 4A to 4E are cross-sectional views illustrating a manufacturing process of a semiconductor device according to an embodiment of the present invention.
도 3 에 도시된 바와 같이, 반도체 기판(21)을 선택적으로 식각하여 형성된 홈의 양측벽에 접하는 측벽(26)이 상기 반도체 기판(21)의 표면 위로 일정 높이 노출되어 있다.As shown in FIG. 3, sidewalls 26 contacting both side walls of the grooves formed by selectively etching the semiconductor substrate 21 are exposed to a predetermined height over the surface of the semiconductor substrate 21.
그리고 상기 측벽(26)의 하측에 접하며 상기 홈의 저면에 일정 두께로 절연막(27)이 형성된다.The insulating layer 27 is formed on the bottom surface of the groove and in contact with the lower side of the side wall 26.
또한 상기 절연막(27)의 표면에 형성되며 상기 절연막(26)과 접하여 동일 높이로 전도층(29) 즉 게이트 전극이 형성된다.In addition, the conductive layer 29, that is, the gate electrode is formed on the surface of the insulating layer 27 and in contact with the insulating layer 26 at the same height.
여기서 상기 전도층(29)은 상기 절연막(26)과 동일 높이로 형성되므로 상기 반도체 기판(21)의 표면위로 일정 높이 노출된다.Since the conductive layer 29 is formed at the same height as the insulating layer 26, the conductive layer 29 is exposed to a predetermined height on the surface of the semiconductor substrate 21.
그리고 상기 절연막(26) 하측의 반도체 기판(21) 표면내에 제 2 불순물층 (30) 즉 저농도 불순물층이 형성되고, 상기 제 2 불순물층(30)에 접하여 제 1 불순물층(24)이 형성된다.A second impurity layer 30, that is, a low concentration impurity layer, is formed in the surface of the semiconductor substrate 21 under the insulating layer 26, and the first impurity layer 24 is formed in contact with the second impurity layer 30. .
여기서 상기 제 1 불순물층(30)은 상기 반도체 기판(21)내에 형성된 홈의 깊이만큼 확산되어 형성된다.Here, the first impurity layer 30 is formed by diffusing the depth of the groove formed in the semiconductor substrate 21.
상기와 같이 구성된 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하면 다음과 같다.Referring to the manufacturing method of a semiconductor device according to an embodiment of the present invention configured as described above are as follows.
즉 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판(21)상에 제 1 전도층(22)을 형성하는 공정, 상기 제 1 전도층(22)의 양측면에 접하는 제 1 측벽(23)을 형성하는 공정, 상기 제 1 측벽(23)을 포함한 제 1 전도층(22)을 마스크로 이용한 고농도 불순물 이온을 주입하여 상기 제 1 측벽(23) 하측의 반도체 기판(21) 내에 제 1 불순물층(24)을 형성하는 공정, 상기 제 1 전도층(22)상에 마스크층(25)을 형성하는 공정, 상기 마스크층(25)을 이용하여 상기 제 1 전도층(22)을 제거하고 상기 반도체 기판(21)을 일정 깊이로 식각하여 홈을 형성하는 공정, 상기 홈을 포함한 전면에 절연막을 증착하고 전면 식각하여 상기 홈의 측벽 및 제 1 측벽(23)에 접하는 제 2 측벽(26)을 형성하는 공정, 상기 홈의 표면상에 상기 제 2 측벽(26)과 접하는 절연막(27)을 형성하는 공정, 상기 절연막(27) 표면상에 상기 제 2 측벽(26)과 접하는 제 2 전도층(29)을 형성하는 공정, 상기 제 1 측벽(23)과 반도체 기판(21) 표면의 절연막(27)을 제거하고 상기 제 2 전도층의 높이와 동일하도록 상기 제 2 측벽(26)을 선택적으로 제거하는 공정, 상기 제 2 측벽(26)을 포함한 제 2 전도층(29)을 마스크로 이용한 불순물 이온 주입으로 상기 제 2 측벽(26) 하측의 반도체 기판(21) 표면내에 제 2 불순물층(30)을 형성하는 공정을 포함한다.That is, in the method of manufacturing a semiconductor device according to the embodiment of the present invention, the process of forming the first conductive layer 22 on the semiconductor substrate 21 and the first sidewall 23 in contact with both side surfaces of the first conductive layer 22 are performed. ) And a high concentration of impurity ions using the first conductive layer 22 including the first sidewall 23 as a mask to implant the first impurities into the semiconductor substrate 21 under the first sidewall 23. Forming a layer 24, forming a mask layer 25 on the first conductive layer 22, removing the first conductive layer 22 using the mask layer 25, and Forming a groove by etching the semiconductor substrate 21 to a predetermined depth; depositing an insulating film on the entire surface including the groove and etching the entire surface to form a second sidewall 26 in contact with the sidewall and the first sidewall 23 of the groove. Forming the insulating film 27 in contact with the second sidewall 26 on the surface of the groove; Forming a second conductive layer 29 in contact with the second sidewall 26 on the surface of the insulating film 27, and removing the insulating film 27 on the surface of the first sidewall 23 and the semiconductor substrate 21. And selectively removing the second sidewall 26 to be equal to the height of the second conductive layer, and implanting impurity ions using the second conductive layer 29 including the second sidewall 26 as a mask. And forming a second impurity layer 30 in the surface of the semiconductor substrate 21 below the second sidewall 26.
도 4a 에 도시된 바와 같이, 반도체 기판(21)상에 폴리실리콘을 증착하고, 상기 폴리실리콘상에 감광막을 도포한 후 노광 및 현상으로 상기 감광막을 패터닝한다.As shown in FIG. 4A, polysilicon is deposited on the semiconductor substrate 21, a photosensitive film is coated on the polysilicon, and the photosensitive film is patterned by exposure and development.
이어 상기 패터닝된 감광막을 마스크로 이용하여 상기 폴리실리콘을 선택적으로 패터닝하여 제 1 전도층(22)을 형성한다.Subsequently, the polysilicon is selectively patterned using the patterned photoresist as a mask to form a first conductive layer 22.
여기서 상기 제 1 전도층(22)은 반도체 기판(21)내에 형성되는 홈의 너비를 결정하는 물질층으로서, 상기 폴리실리콘외에 나이트라이드를 이용할 수도 있다.In this case, the first conductive layer 22 is a material layer that determines the width of the grooves formed in the semiconductor substrate 21, and nitride may be used in addition to the polysilicon.
이어 상기 패터닝된 감광막을 제거하고 상기 제 1 전도층(22)을 포함한 전면에 절연막을 증착한 후, 상기 절연막을 전면 식각하여 상기 제 1 전도층(22)의 양측면에 접하는 제 1 측벽(23)을 형성한다.Subsequently, after removing the patterned photoresist and depositing an insulating film on the entire surface including the first conductive layer 22, the first sidewall 23 contacting both sides of the first conductive layer 22 by etching the entire surface of the insulating film. To form.
이어 상기 제 1 측벽(23) 및 제 1 전도층(22)을 마스크로 이용한 고농도 불순물 이온 주입을 실시하여 상기 제 1 측벽(23) 하측의 반도체 기판(21) 표면내에 제 1 불순물층(24)을 형성한다.Subsequently, a high concentration of impurity ions are implanted using the first sidewall 23 and the first conductive layer 22 as a mask so that the first impurity layer 24 is formed in the surface of the semiconductor substrate 21 below the first sidewall 23. To form.
이어 상기 제 1 측벽(23)을 포함한 전면에 감광막을 도포하고 노광 및 현상으로 상기 감광막을 선택적으로 패터닝한다.Subsequently, a photoresist film is coated on the entire surface including the first sidewall 23, and the photoresist film is selectively patterned by exposure and development.
이 때 상기 패터닝된 감광막(25)은 상기 제 1 전도층(22)의 너비보다 크게 형성되고, 이로 인해 상기 제 1 전도층(22)의 표면은 전부 노출되며 상기 제 1 측벽(23)은 일정 폭만 노출된다.At this time, the patterned photoresist 25 is formed to be larger than the width of the first conductive layer 22, so that the surface of the first conductive layer 22 is entirely exposed and the first sidewall 23 is constant. Only the width is exposed.
도 4b 에 도시된 바와 같이, 상기 패터닝된 감광막(25)을 마스크로 이용하여 상기 제 1 전도층(22)을 제거한 후, 상기 제 1 전도층(22)이 제거되고 노출된 반도체 기판(21)의 표면을 일정 깊이로 식각하여 홈(도시 생략)을 형성한다.As shown in FIG. 4B, after removing the first conductive layer 22 using the patterned photosensitive film 25 as a mask, the first conductive layer 22 is removed and the exposed semiconductor substrate 21 is removed. The surface of is etched to a certain depth to form a groove (not shown).
이 때 상기 제 1 측벽(23)은 제거되지 않고 남아 있다.At this time, the first side wall 23 remains without being removed.
이어 상기 홈이 형성된 반도체 기판(21) 및 제 1 측벽(23)의 전면에 절연막을 증착하고 전면 식각하여 상기 홈의 양측벽 및 제 1 측벽(23)에 접하는 제 2 측벽(26)을 형성한다.Subsequently, an insulating film is deposited on the entire surface of the semiconductor substrate 21 and the first sidewall 23 on which the grooves are formed, and the surface is etched to form second sidewalls 26 contacting both sidewalls and the first sidewalls 23 of the grooves. .
이 때 상기 제 2 측벽(26)은 상기 제 1 측벽(23)의 높이와 동일하게 형성된다.In this case, the second sidewall 26 is formed to have the same height as the first sidewall 23.
도 4c 에 도시된 바와 같이, 상기 제 1,2 측벽(23,26) 양측의 반도체 기판 (21) 표면상에 절연막(27)을 형성한다.As shown in FIG. 4C, an insulating film 27 is formed on the surface of the semiconductor substrate 21 on both sides of the first and second sidewalls 23 and 26.
이어 상기 제 1, 2 측벽(23,26) 및 절연막(27)을 포함한 전면에 폴리실리콘 (28)을 증착하고 상기 폴리실리콘(28)을 평탄화한다.Subsequently, polysilicon 28 is deposited on the entire surface including the first and second sidewalls 23 and 26 and the insulating layer 27 to planarize the polysilicon 28.
도 4d 에 도시된 바와 같이, 상기 폴리실리콘(28)을 전면 식각하여 상기 제 2 측벽(26)에 접하는 제 2 전도층(29)을 형성한다.As shown in FIG. 4D, the polysilicon 28 is etched to form a second conductive layer 29 in contact with the second sidewall 26.
이 때 상기 제 2 전도층(29)은 제 1 측벽(23)의 일측의 반도체 기판(21) 표면상에 형성된 절연막(27)과 동일한 높이로 형성된다.In this case, the second conductive layer 29 is formed at the same height as the insulating layer 27 formed on the surface of the semiconductor substrate 21 on one side of the first sidewall 23.
도 4e에 도시된 바와 같이, 상기 제 1, 2 측벽(23,26)을 선택적으로 식각하여 상기 제 2 전도층(29)과 동일 높이가 되도록 한다.As shown in FIG. 4E, the first and second sidewalls 23 and 26 are selectively etched to be flush with the second conductive layer 29.
이어 상기 제 1 측벽(23) 일측의 반도체 기판(21)의 표면상에 형성된 절연막 (27)과 제 1 측벽(23)을 제거하므로써 상기 동일높이로 형성된 제 2 전도층(29) 및 제 2 측벽(26)은 상기 반도체 기판(21)의 표면으로 노출된다.Subsequently, the second conductive layer 29 and the second sidewall formed at the same height are removed by removing the insulating layer 27 and the first sidewall 23 formed on the surface of the semiconductor substrate 21 on one side of the first sidewall 23. Reference numeral 26 is exposed on the surface of the semiconductor substrate 21.
이어 상기 제 2 측벽(26)을 포함한 제 2 전도층(29)을 마스크로 이용한 저농도 불순물 이온 주입을 실시하여, 상기 제 2 측벽(26) 양측의 반도체 기판(21)내에 상기 제 1 불순물층(24)과 접하는 제 2 불순물층(30)을 형성한다.Subsequently, low concentration impurity ion implantation is performed using the second conductive layer 29 including the second sidewall 26 as a mask, so that the first impurity layer () is formed in the semiconductor substrate 21 on both sides of the second sidewall 26. A second impurity layer 30 in contact with 24 is formed.
이어 구조 전면에 열처리를 실시하여 상기 제 1, 2 불순물층(24,30)을 확산시키어 소자를 완성한다.Subsequently, heat treatment is performed on the entire structure to diffuse the first and second impurity layers 24 and 30 to complete the device.
이와 같이 열처리 후 상기 제 2 전도층(29)은 게이트 전극으로 이용되며, 상기 제 2 불순물층(30)은 LDD 영역으로 이용되고, 상기 제 1 불순물층(24)은 소오스 /드레인 영역으로 이용된다.After the heat treatment, the second conductive layer 29 is used as a gate electrode, the second impurity layer 30 is used as an LDD region, and the first impurity layer 24 is used as a source / drain region. .
그리고 상기 제 2 측벽(26)은 게이트 전극으로 이용되는 상기 제 2 전도층 (29)과 제 2 불순물층(24)을 격리시키는 역할을 하므로 종래기술과 달리 제 2 불순물층(24)이 제 2 전도층(29)와 오버랩되지 않는다.In addition, since the second sidewall 26 serves to isolate the second conductive layer 29 and the second impurity layer 24 used as the gate electrode, the second impurity layer 24 is a second material unlike the prior art. It does not overlap with the conductive layer 29.
그리고 상기 제 2 전도층(29)와 제 1 불순물층(24)이 상기 제 2 측벽(26)에 의해 일정 거리를 두고 형성되므로, 게이트 전극과 소오스/드레인 영역이 가까울 때 발생되는 GIDL을 방지할 수 있다.In addition, since the second conductive layer 29 and the first impurity layer 24 are formed by the second sidewall 26 at a predetermined distance, the GIDL generated when the gate electrode and the source / drain region are close to each other can be prevented. Can be.
또한 상기 절연막(27)은 게이트 산화막으로 이용되므로 상기 절연막(27) 하측에 채널이 형성된다.In addition, since the insulating layer 27 is used as a gate oxide layer, a channel is formed under the insulating layer 27.
상기와 같은 본 발명에 따른 반도체 소자 및 그의 제조 방법은 다음과 같은 효과가 있다.The semiconductor device and the method of manufacturing the same according to the present invention as described above have the following effects.
첫째, 게이트 전극이 반도체 기판의 일정 깊이로 형성된 홈내에 형성되므로, 후공정시 평탄화 특성을 향상시킨다.First, since the gate electrode is formed in the groove formed at a predetermined depth of the semiconductor substrate, the planarization characteristic is improved during the post process.
둘째, 게이트 전극과 소오스/드레인 영역이 일정 폭 격리되어 형성되기 때문에 숏 채널 효과를 저하시킬 수 있다.Second, since the gate electrode and the source / drain regions are separated by a predetermined width, the short channel effect may be reduced.
셋째, 게이트 전극과 소오스/드레인 영역이 오버랩되지 않으므로 GIDL특성을 개선할 수 있는 효과가 있다.Third, since the gate electrode and the source / drain regions do not overlap, the GIDL characteristic can be improved.
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