KR20010021956A - 전압 컨버터 - Google Patents

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Abstract

입력 전압(Ui)을 출력 전압(Uo)으로 변환시키는 전압 컨버터는, 클럭 입력단을 갖는 다수의 캐스케이드형 전압 배율기(VM1-VMN)와, 클럭 신호를 클럭 입력단에 공급하여 전압 배율기(VM1-VMN)를 제어하기 위한 제어 회로(CNTRLG)를 포함한다. 상기 제어 회로(CNTRLG)는 다수의 전압 배율기(VM1-VMN)들 중에서 선택된 배율기들을 활성화시키기 위한 수단(SL)을 포함한다. 클럭 신호는 전압 배율기들의 부분들이 비활성 상태로 되도록 프로그래밍될 수 있다. 전압 컨버터에는 또한 전압 컨버터의 출력단과 상기 수단(SL)의 입력단 사이에 연결되는 모니터링 수단(MN)이 마련될 수 있다. 이 모니터링 수단(MN)은 활성 전압 배율기(VM1-VMN)의 원하는 수 N에 관한 판정을 행하기 위해 출력 전압(Uo)을 측정한다.

Description

전압 컨버터{CASCADE OF VOLTAGE MULTIPLIERS}
이러한 전압 배율기는 1976년 6월호의 IEEE의 Solid-State Circuit 학회지, vol.SC-11, no.3, 374-378페이지의 간행물에 기술되고 있다. 이 간행물에서, 전압 컨버터의 출력 전압은 NMOS 집적 회로에 높은 공급 전압을 제공하는 기능을 행한다.
이 공지된 전압 컨버터의 결점은 전압 컨버터의 전력 효율이 입력 전압의 값에 대한 출력 전압의 값에 따라 크게 달라진다는 것이다. 이러한 것은 전압 컨버터의 전력 효율을 비교적 낮게 만들 수 있다.
본 발명은 입력 전압을 출력 전압으로 변환시키기 위한 전압 컨버터에 관한 것으로, 이 컨버터는 클럭 입력을 갖는 다수의 캐스케이드형 전압 배율기와, 클럭 입력에 클럭 신호를 제공하여 전압 배율기를 제어하기 위한 제어 회로를 포함하고 있다.
도 1은 본 발명에 따른 전압 컨버터의 원리를 도시한 도면이고,
도 2는 도 1과 관련한 캐스케이드형 전압 배율기의 변형예를 도시한 도면이고,
도 3 내지 도 5는 본 발명의 보다 나은 이해를 돕기 위한 파형도이다.
본 발명의 목적은 전술한 결점을 제거하는 개선된 전압 컨버터를 제공하는 데 있다.
이러한 목적 달성을 위해, 본 발명에 따른 전술한 종류의 전압 컨버터는 제어 회로가 다수의 전압 배율기들 중의 선택된 하나를 활성화시키는 수단을 포함하고 있다는 것에 특징을 두고 있다. 이러한 것은 활성화될 적절한 수의 전압 배율기를 선택할 수 있게 한다. 이것은, 비교적 낮은 출력 전압이 요구된다면 활성 전압 배율기들의 수는 비교적 적은 반면, 비교적 높은 출력 전압이 요구된다면 활성 전압 배율기들의 수는 비교적 많다는 것을 의미한다. 따라서, 활성 전압 배율기들의 수가 불필요하게 많아지는 것을 방지하여, 전압 컨버터의 전력 효율이 낮아지는 것을 막을 수 있다. 비활성인 전압 배율기는 스위치를 통해 우회되어야 하거나 활성 전압 배율기에 대해 병렬로 연결되어야 한다. 몇몇 종류의 전압 배율기들은 각각의 비활성 전압 배율기를 우회시키기 위해 전압 배율기 내에 스위치를 사용할 수가 있다. 만약 이러한 것이 불가능하다면 추가적인 우회 스위치가 제공되어야만 한다.
전압 컨버터는 또한 전압 배율기의 적어도 하나가 차지 펌프(charge pump)에 의해 형성되는 것에 특징을 두고 있다. 전압 배율기로서의 차지 펌프의 사용에 대한 장점은 추가적인 우회 스위치가 불필요하다는 것으로 전압 컨버터가 비교적 단순화될 수 있다는 것이다.
본 발명은 첨부되는 도면을 참조하여 상술된다.
도 1은 본 발명에 따른 전압 컨버터의 원리를 도시한 도면이다. 전압 컨버터는 캐스케이드형으로 배열된 N개의 전압 배율기 VM1-VMN을 다수 포함하고 있다. 제 1 전압 배율기 VM1은 입력단 IP1에서 입력 전압 Ui를 수신하도록 배열된다. 입력 전압 Ui는 전압 컨버터의 입력 단자 IP와 접지 단자 GND 사이의 전압원 VS에 의해 공급된다. 그 결과, 제 1 전압 배율기 VM1은 출력단 OP1에서 중간 전압을 전달한다. 상기 중간 전압은 제 2 전압 배율기 VM2의 입력단 IP2로 전달된다. 제 2 전압 배율기 VM2는 다시 출력단 OP2으로 중간 전압을 전달하는데, 이 중간 전압은 제 3 전압 배율기 VM3의 입력단 IP3으로 전달된다. 이러한 것은 그외 모든 전압 배율기 VM1-VMN에 동일하게 적용된다. 따라서, 제 N 전압 배율기는 최종적으로 전압 컨버터의 출력 단자 OP에 출력 전압 Uo을 전달한다. 각각의 전압 배율기 VM1-VMN은 제어 회로 CNTRLG에 의해 공급되는 클럭 입력 신호의 쌍 s1,d1-sn, dn의 제어하에 있다. 제어 회로 CNTRLG는 다수의 전압 배율기 VM1-VMN으로부터 선택되는 배율기를 활성화시키는 수단에 의해 확장된다. 제어 회로 CNTRLG와 협력하는 수단 SL은 모든 종류의 클럭 입력 신호 s1,d1 - sn, dn을 생성시킬 수 있다. 수단 SL과 제어 회로 CNTRLG의 설계는 여러 방식으로 수행될 수 있으며, 사실상 디지털 전자 분야의 숙련가의 설계 상식 내에 포함된다. 매우 유용한 선택 사양은 컴퓨터 소프트웨어의 사용에 의해 수단 SL을 구현하는 것이다. 따라서, 컴퓨터 수단에 의해 원하는 클럭 입력 신호 s1,d1 - sn,dn을 프로그래밍할 수 있다. 이러한 방식으로, 클럭 입력 신호 s1,d1 - sn,dn은 매우 용이하게 변경될 수 있다.
그러나, 원하는 클럭 입력 신호 s1,d1 - sn,dn을 프로그래밍하는 대신에, 본 발명은 또한 원하는 클럭 입력 신호 s1,d1 - sn,dn을 자동으로 생성시킬 수 있다. 이를 위해, 모니터링 수단 MN은 도 1에 도시된 바와 같이, 전압 컨버터의 출력 단자 OP와 수단 SL의 입력단 사이에 연결되어야만 한다. 모니터링 수단 MN은 활성 전압 배율기 VM1-VMN의 원하는 수 N에 대한 판정을 행하기 위해 출력 전압 Uo과 입력 전압 Ui 사이의 차를 측정한다.
이하, 전압 컨버터의 동작을 도 2 내지 도 5와 관련하여 보다 상세히 설명한다.
도 2는 도 1과 관련한 캐스케이드형 전압 배율기 VM1-VMN의 변형예를 도시하고 있다. 일례에 있어서, 전압 배율기 VM1-VMN의 수 N은 4개로 선택된다. 제 1 내지 제 4 전압 배율기 VM1-VM4는 제 1 내지 제 4 차지 펌프 CHGPMP1-CHGPMP4에 의해 형성된다. 제 1 차지 펌프 CHGPMP1은 전압 컨버터의 입력 단자 IP와 제 1 노드 n1 사이에 접속된 제 1 스위치 Sw1을 포함한다. 제 1 스위치 Sw1은 클럭 입력 신호 s1에 의해 제어된다(도 3 내지 도 5를 참조). 즉, 제 1 스위치 Sw1은 클럭 입력 신호 s1이 논리 하이(H)에 있을 때 닫히고, 클럭 입력 신호 s1이 논리 로우(L)에 있을 때 개방된다. 제 1 차지 펌프 CHGPMP1은 제 1 캐패시터 C1과, 클럭 입력 신호 d1을 수신하는 입력단 및 클럭 입력 신호 d1의 버퍼링된 버전을 전달하기 위한 출력단을 갖는 제 1 버퍼 BF1을 더 포함한다. 제 1 캐패시터 C1은 제 1 버퍼 BF1의 출력과 제 1 노드 n1 사이에 접속된다. 제 2 내지 제 4 차지 펌프 CHGPMP2-CHGPMP4는 제 1 차지 펌프 CHGPMP1과 유사하다. 클럭 입력 신호의 쌍 s1,d1 - sn,dn이 도 3에 도시된 바와 같이 되어 있다면, 네 개의 모든 차지 펌프 CHGPMP1-CHGPMP4는 활성으로 된다. 전술한 바와 같이, 모든 차지 펌프 CHGPMP1-CHGPMP4가 활성인 것이 아닌 경우에 보다 더 적절하다. 가령 만약에 세 개의 차지 펌프 CHGPMP1-CHGPMP4중 세 개의 차지 펌프만이 활성이어야 한다면, 도 4에 도시된 바와 같은 클럭 입력 신호의 쌍 s4, d4를 생성시킬 수 있다. 클럭 입력 신호 d4는 소위 "돈케어(don't care)" 신호이며, 즉 그 값은 시간에 대해 항상 일정해야 한다는 의미에서만 관련된다. 클럭 입력 신호 s4는 논리 하이(H)이며, 따라서, 제 4 스위치 s4는 닫히게 된다. 그 결과, 제 4 차지 펌프 CHGPMP4는 비활성 상태에 있다. 물론, 적절한 클럭 입력 신호의 쌍 s1,d1 - s4,d4를 인가함으로써 또다른 수 개의 차지 펌프를 축퇴시킬 수도 있다. 가령, 제 4 차지 펌프 CHGPMP4를 우회시키는 대신에, 제 1 차지 펌프 CHGPMP1을 우회시킬 수도 있다. 그렇게 함으로써 제 4 차지 펌프 스테이지에서의 전압 손실(닫혀있는 제 4 스위치의 저항값에 의해 발생하는 손실)을 방지할 수 있다. 이러한 것은, 집적 회로에서 적용될 때 집적 회로 내부의 전압이 절대로 출력 전압 Uo를 초과하지 않을 것이라고 하는 효과적인 장점을 갖는다. 모든 차지 펌프 CHGPMP1-CHGPMP4를 축퇴시킬 수도 있다. 그러한 경우, 출력 전압 Uo는 입력 전압 Ui와 동일하다.
차지 펌프를 축퇴시키는 대신, 두 개 이상의 차지 펌프를 션트(shunting) 방식으로 배열할 수도 있다. 이제, 클럭 입력 신호의 쌍 s1,d1-s4,d4가 도 5에 도시된 바와 같이 되어 있다고 가정한다. 클럭 입력 신호 s3-s4가 논리 하이(H)이기 때문에, 제 3 및 제 4 스위치 Sw3, Sw4는 닫혀진다. 주목할 것은, 클럭 입력 신호 d2-d4가 동상으로 되어 있다는 것이다. 따라서, 제 2, 제 3 및 제 4 차지 펌프 CHGPMP2-CHGPMP4는 병렬로 배열된다. 차지 펌프를 축퇴시키는 대신의 차지 펌프의 효과는 출력 컨버터의 출력 임피던스가 감소된다는 것이다.
주목할 것은, 제 5 스위치 Sw5가 노드 n4와 출력 단자 OP 사이에서 직렬로 배열된다는 것이다.
또한, 출력 캐패시터 Cout는 출력 단자 OP와 접지 단자 GND 사이에 접속되어 있다. 출력 캐패시터 Cout의 목적은 출력 전압 Uo상에서의 리플(ripple)을 감소시키는데 있다. 제 5 스위치 Sw5 sms 출력 캐패시터 C로부터 제 4 차지 펌프 CHGPMP4로의 전하의 이동이 방지되도록 하는 방식으로 클럭 입력 신호 s5에 의해 제어된다.

Claims (2)

  1. 입력 전압(Ui)을 출력 전압(Uo)으로 변환시키는 전압 컨버터로서, 클럭 입력단을 갖는 다수의 캐스케이드형 전압 배율기(VM1-VMN)와, 클럭 신호를 클럭 입력단에 공급하여 전압 배율기(VM1-VMN)를 제어하기 위한 제어 회로(CNTRLG)를 포함하는 전압 컨버터에 있어서,
    상기 제어 회로(CNTRLG)는 다수의 전압 배율기(VM1-VMN)들 중에서 선택된 배율기들을 활성화시키기 위한 수단(SL)을 포함하는
    전압 컨버터.
  2. 제 1 항에 있어서,
    상기 전압 배율기들(VM1-VMN) 중 적어도 하나의 배율기는 차지 펌프(CHGPMP1-CHGPMPN)에 의해 형성되는 전압 컨버터.
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