KR20010019358A - 질화갈륨계 화합물 반도체의 제작방법 - Google Patents

Abstract

본 발명은 질화물 반도체의 결정성장방법에 관한 것으로, 특히, 재결정성장을 하지 않고 단 한번의 성장으로 수평방향으로 결정성장을 촉진시킬 수 있게 되어, 질화물 반도체층 내에 전위결함밀도를 획기적으로 줄일 수 있는 공정을 단순화시킨 것을 특징으로 한다.

본 발명의 질화물 반도체의 제작방법은, 기판표면에 줄무늬 형태의 패턴을 형성하는 공정과; 상기 패턴이 형성된 기판 위에 버퍼층을 성장시키는 공정과; 상기 버퍼층 위에 수평방향으로 성장이 촉진되도록 질화물 반도체층을 성장시키는 공정을 구비하는 것을 특징으로 한다.

Description

질화갈륨계 화합물 반도체의 제작방법 {Method for fabricating a III-nitride compound semiconductor}

본 발명은 질화물 반도체의 제작방법에 관한 것으로, 특히, 줄무늬 형태로 식각되어 패턴이 형성된 기판 위에 질화물 반도체를 결정성장함으로써, 단 한번의 성장으로 수평방향으로 결정성장을 촉진시킬 수 있게되어, 질화물 반도체층 내에 전위결함밀도(dislocation density)를 획기적으로 줄일 수 있는 공정을 단순화시키는 질화물 반도체를 제작하는 방법 관한 것이다.

최근에 질화물 반도체를 이용한 고휘도 발광소자와 고출력 전자소자에 관해 많은 관심이 모아지고 있는데, 이러한 소자들은 그 경제적인 가치가 매우 크다는 점에서 전망성이 높다.

질화물 반도체를 제작시키는 방법으로서 유기금속화학기상증착법(Metal-Organic Chemical Vapor Deposition: 이하, MOCVD라 칭함)이 잘 알려져 있다. 이 방법에 의하면, 반응가스로서 유기금속 화합물과 암모니아를 반응관 안으로 유입시키고 이 반응관 내에 놓은 사파이어 또는 SiC 등의 기판을 800℃∼1150℃의 높은 온도로 유지하여 이 기판 위에 GaN 등의 질화물 반도체의 에피층을 성장시킨다.

그런데, 사파이어 기판과 질화물 반도체간에는 격자상수 및 열팽창계수와 같은 물질특성의 차이가 크기 때문에 사파이어 등의 기판의 표면에서 생성되는 많은 전위결함이 질화물 반도체의 에피층으로 전파된다. 따라서, 고품질의 질화물 반도체의 에피층을 성장시키는 데는 어려움이 따르고 있다.

소자에 응용하기 위해서는 통상적으로 양질의 에피층을 얻는 것이 필수적인데, 이를 위해서 종래 기술에서는 사파이어 기판 위에 먼저 낮은 온도에서 버퍼층을 성장한 후에 높은 온도에서 질화물 반도체의 에피층을 성장시킨다. 도 1은, 기판(10) 위에 비교적 저온에서 성장한 버퍼층(20)을 이용한 결정성장된 질화물 반도체(30)의 구조를 개략적으로 나타낸 단면도이다. 버퍼층(20)으로는 통상적으로 GaN 또는 AlN가 사용된다.

지금까지는 이러한 비교적 저온에서 성장한 버퍼층(20) 위에 에피층(30)을 형성함으로써 광소자 및 전기소자들을 구현하였다. 그러나 이와 같은 방법으로 성장된 에피층의 전위결함밀도는 10⁸∼10¹⁰cm^-2정도로 여전히 높다. 이런 높은 전위결함은 소자의 특성에 나쁜 영향을 끼치는데. 예컨대 발광효율 감소, 소자수명 단축, 전극금속의 소자 내로 확산, 도펀트(dopant) 확산의 가속, 누설전류 발생 등이 이러한 나쁜 영향에 포함된다.

한편, 최근에는 수평성장 촉진법(Lateral Epitaxial Overgrowth: 이하, LEO라 칭함)을 사용하여 전위결함밀도를 1×10⁶cm^-2이하로 수백 배 이상 줄일 수 있게 되어, 좋은 특성의 질화물 반도체 소자들을 개발할 수 있게 되었다.

도 2는 LEO 방법으로 결정성장된 질화물 반도체의 구조를 개략적으로 나타낸 단면도이다. LEO 방법에서는, 먼저 사파이어 등의 기판(10) 위에 버퍼층(20)과 질화물 반도체의 에피층(30)을 성장한 후, 줄무늬 형태로 실리콘 산화막 패턴(35)들을 만든다. 그 다음, 다시 질화물 반도체층(40)을 성장시키는데, 이때 수평방향으로의 성장을 촉진시켜 질화물 반도체의 구조가 완성된다. 여기서 상기 패턴(35)들 사이에는 여전히 전위결함이 10⁸∼10¹⁰cm^-2정도로 많이 존재하지만, 실리콘 산화막 패턴(35)들 위에는 전위결함이 1×10⁶cm^-2이하로 매우 적다.

그런데 LEO 방법은, 1차 결정성장하고, 다음 패턴형성공정을 하고, 이어 2차 결정성장을 하는 재결정성장법(regrowth)으로 복잡하고 추가 공정이 들어가는 비효율성이 문제로 남는다.

또한, 팬디오-에피탁시방법(Pendeo-Epitaxy: 이하, PE라 칭함)을 사용하여 LEO 방법처럼 전위결함밀도를 획기적으로 낮출 수 있게 되었다.

도 3은 PE 방법으로 결정성장된 질화물 반도체의 구조를 개략적으로 나타낸 단면도이다. PE 방법은 LEO 방법의 일종으로, 먼저 사파이어 등의 기판(10) 위에 버퍼층(20)과 질화물 반도체의 에피층(30)을 성장한 후, 질화물 반도체층(30)의 표면부터 버퍼층(20), 그리고 기판(10) 표면까지 식각하여 줄무늬 형태로 패턴을 만든고, 다시 질화물 반도체층(40)을 성장하는데, 이때 수평방향으로의 성장을 촉진시켜 질화물 반도체의 구조가 완성된다. 여기서, 상기 패턴의 메사 위에 성장된 부분은 여전히 전위결함이 10⁸∼10¹⁰cm^-2정도로 많이 존재하지만, 패턴의 측면으로부터 수평성장이 촉진되어 성장시킨 질화물 반도체 내에는 전위결함이 1×10⁶cm^-2이하로 매우 적다.

그런데 PE 방법도 LEO 방법처럼, 1차 결정성장하고, 다음 패턴형성공정을 하고, 이어 2차 결정성장을 하는 재결정성장법으로 복잡하고 비효율성이 문제로 남는다.

따라서 재결정성장을 하지 않고 단 한 번의 성장으로 전위결함밀도가 매우 낮은 양질의 결정성을 가지는 질화물 반도체의 에피층을 제작 하는 방법을 제안하여, 제작공정의 간소화를 통한 소자의 특성을 획기적으로 향상시키는 것이 질화물 반도체의 연구에 있어서 그 무엇보다 중요하다.

본 발명자들은 줄무늬 형태로 식각되어 패턴이 형성된 기판 위에 질화물 반도체를 결정성장함으로써, 단 한번의 성장으로 수평방향으로 결정성장을 촉진시킬 수 있음을 알아냈다. 이를 기초로 본 발명자들은 전위결함밀도를 획기적으로 감소시키는 공정을 단순화한 질화물 반도체 제작방법을 제시한다.

따라서, 본 발명의 기술적 과제는, 재결정성장을 하지 않고 단 한번의 성장으로 수평방향으로 결정성장을 촉진시킬 수 있게되어, 질화물 반도체층 내에 전위결함밀도를 획기적으로 줄일 수 있는 공정을 단순화시킨 질화물 반도체를 제작하는 방법을 제공하는 데 있다.

도 1은 종래의 버퍼층을 이용하여 제작된 질화물 반도체의 구조를 개략적으로 나타낸 단면도.

도 2는 종래의 수평성장촉진법을 이용하여 제작된 질화물 반도체의 구조를 개략적으로 나타낸 단면도.

도 3은 종래의 팬디오 에피탁시법을 이용하여 제작된 질화물 반도체의 구조를 개략적으로 나타낸 단면도.

도 4는 본 발명의 실시예에 의해 제작된 질화물 반도체의 구조를 개략적으로 나타낸 단면도.

도 5a 내지 도 5d는 도 4에 따른 질화물 반도체 구조의 제조방법을 나타낸 공정 단면도.

<도면의 주요 부분에 대한 부호의 설명＞

10 : 기판 15 : 줄무늬 팬턴이 형성된 편편하지 않은 기판 20 : 버퍼층 30 : 질화물 반도체의 제1 에피층

35 : SiO₂또는 SiN_x의 유전체층 패턴

40 : 수평성장 촉진된 질화물 반도체의 제2 에피층

50 : 수평성장 촉진된 질화물 반도체의 제3 에피층

상기한 기술적 과제를 달성하기 위한 본 발명의 질화물 반도체의 제작방법은, 기판표면에 줄무늬 형태의 패턴을 형성하는 공정과; 상기 패턴이 형성된 기판 위에 식 In_xAl_yGa_1-x-yN(여기서 0≤x≤1, 0≤y≤1, 그리고 x+y≤1)로 표시되는 버퍼층을 성장시키는 공정과; 상기 버퍼층 위에 수평방향으로 성장이 촉진되도록 질화물 반도체층을 성장시키는 공정을 구비하는 것을 특징으로 한다.

상기 기판은 건식식각 또는 습식식각으로 식각되어 패턴이 형성된다. 그리고 상기 기판은 표면에 형성된 패턴의 식각된 윈도부분이 0.5㎛-50㎛ 범위의 폭을 가지며, 표면에 형성된 패턴의 식각되지 않은 메사부분이 0.5㎛ 이상의 폭을 가지는 것이 바람직하다. 또한, 상기 기판의 표면에 형성된 패턴의 식각된 깊이는 0.02㎛ 이상인 것이 바람직하다.

또한, 상기 질화물 반도체층은 900℃∼1200℃ 범위의 온도에서 성장시키며, n형 또는 p형의 불순물로 도핑시킬 수 있다.

또한, 상기 기판은 사파이어, Si, SiC, 및 GaAs로 이루어지는 군에서 선택된다.

이하, 본 발명의 실시예에 의해 성장된 질화물 반도체의 단면도를 참조하여 본 발명을 상세히 설명한다.

도 4는 본 발명의 실시예에 의해 제작된 질화물 반도체의 구조를 개략적으로 나타낸 단면도이다.

줄무늬 패턴이 형성된 편편하지 않은 기판(15)과, 기판(15) 위에 버퍼층(20)과, 버퍼층(20) 위에 수평성장 촉진된 질화물 반도체의 제3 에피층(50)으로 이루어져 제작되는 것을 특징으로 한다.

도 5를 참조하면, 도 5는 도 4에 따른 질화물 반도체 구조의 제조방법을 나타낸 공정 단면도이다.

먼저, 질화물 반도체 내에 전위결함밀도를 줄이기 위해 종래는 앞에서 설명한 LEO 방법이나 PE 방법처럼, 기판(10) 위에 버퍼층(20)과 질화물 반도체의 에피층(30)을 1차로 성장한 후, 시료를 결정성장장치로부터 꺼내어, 유전체 증착과 리소그래피, 건식에칭 공정을 거쳐, 다시 성장장치로 시료를 넣어 재결정성장을 하는 3단계 방법을 거쳤다.

따라서, 재결정성장을 이용한 비효율적인 상기 LEO 방법과 PE 방법을 단순화시키면서도 전위결함밀도를 획기적으로 감소시킬 수 있는 방법이 필요하다.

본 발명에서는 LEO 방법이나 PE 방법에서 필요로 제 1 에피층(30)을 성장하는 1차 결정성장 단계를 없앤다.

처음부터 기판(150)에 패턴을 형성하고, 이어 버퍼층(20)과 수평성장 촉진된 질화물 반도체의 제3 에피층(50)을 형성하여 전위결함밀도를 낮추기 위한 공정을 단순화시켰다.

먼저, 도 5a와 같이 기판(15)을 줄무늬 형태로 패턴을 형성한다. 기판위에 실리콘 산화막(또는 실리콘 질화막)을 증착하고, 표준 리소그래피 공정을 거쳐 실리콘 산화막을 줄무늬 형태로 패턴을 만든 다음, 상기 실리콘 산화막 팬턴에서 실리콘 산화막이 없는 윈도부분에 들어난 기판부분을 식각한다. 이어, 기판 표면에 남아 있는 실리콘 산화막 패턴을 제거하면 도 5a와 같이 기판 표면에 줄무늬 형태의 패턴이 형성되어 편편하지 않은 기판이 형성된다.

따라서 패턴이 형성된 기판(15)의 표면은 식각된 윈도부분과 식각되지 않은 메사부분으로 되어 있다.

윈도부분은 식각에 의하여 표면이 손상되어 결정성장이 잘 일어나지 않는다. 반면, 메사부분은 식각이 되지 않아 결정성이 좋은 표면 결정구조를 하고 있어서, 통상적인 기판으로서의 역할을 한다.

여기서 기판(15)의 패턴 형성을 위한 식각은 건식식각 또는 습식식각으로 가능하다.

또한, 상기 기판(15)은 표면에 형성된 패턴의 식각된 윈도부분이 0.5㎛-50㎛ 범위의 폭을 가지며, 표면에 형성된 패턴의 식각되지 않은 메사부분이 0.5㎛ 이상의 폭을 가지는 것이 바람직하다. 또한, 상기 기판(15)의 표면에 형성된 패턴의 식각된 깊이는 0.02㎛ 이상인 것이 바람직하다.

또한, 상기 기판(15)은 사파이어, Si, SiC, 및 GaAs로 이루어지는 군에서 선택된다.

다음, 도 5b와 같이 상기 패턴이 형성된 기판(15)을 결정성장장치에 장착하여 비교적 저온에서 버퍼층(20)을 성장한다.

비교적 저온에서 버퍼층(20)이 성장되기 때문에, 기판(15)의 메사부분과 기판(15)의 윈도부분 모두 버퍼층(20)이 증착된다.

이어, 질화물 반도체의 에피층(50)을 성장시키기 위하여 기판(15)의 온도를 고온으로 상승시키게 되는데, 이 과정에서 기판(15)의 메사부분 위에 있는 버퍼층은 결정화가 일어난다. 반면 기판(15)의 윈도부분 위에 있는 버퍼층은 식각에 의해 표면이 손상된 기판표면에 증착되었기 때문에 온도를 상승하는 과정에서 버퍼층의 일부분이 열적인 증발이 일어나거나 거칠게 된다.

다음, 도 5c와 같이 고온에서 질화물 반도체층(50)을 성장하게 되면 기판(15)의 메사부분에서만 결정성장이 일어난다. 이때 기판(15)에 수직방향으로 성장이 일어나면서 동시에 기판(15)에 수평방향으로도 성장이 일어나게 된다. 여기서 수직방향보다 수평방향으로 성장속도가 훨씬 빨라서 기판(15)의 윈도부분 위에 질화물 반도체층이 매달린 형태를 띠게 된다.

기판(15)의 메사부분에 있는 결정화된 버퍼층 위에서는 고온에서 질화물 반도체층(50)이 잘 결정성장되나, 윈도부분에 있는 버퍼층 위에는 고온에서 질화물 반도체가 거의 결정성장이 되지 못한다. 고온에서 질화물 반도체를 성장하는 과정에 윈도부분의 표면에 도달한 Ga을 포함한 분자들과 N을 포함한 분자들은 서로 결합하기 전에 열적으로 증발되거나, 표면에서 확산이 일어나 메사부분쪽으로 이동하게 된다. 따라서 윈도부분에서는 질화물 반도체가 거의 성장이 일어나지 않으며, 설사 일어난다 할 지라도 메사부분에 비해 훨씬 느리게 성장된다.

결국, 도 5d와 같이 질화물 반도체층(50)을 계속 성장하면 기판(15)의 윈도부분이 빈 에피층(50)이 결정성장된다.

여기서, 상기 질화물 반도체층(50)은 900℃∼1200℃ 범위의 온도에서 성장시키며, n형 또는 p형의 불순물로 도핑시킬 수 있다.

상기 성장된 에피층(50) 내에 전위결함밀도를 전자투과현미경 측정을 통해 분석해 본 결과, 기판(15)의 메사부분에 있는 에피층은 버퍼층(20)으로부터 전위결함이 수직으로 진행하여 그 농도가 10⁸∼10¹⁰cm^-2정도로 많이 존재하지만, 기판(15)의 메사부분으로부터 수평방향으로 성장되어 기판(15)의 윈도부분 위에 있게 되는 질화물 반도체층은 전위결함밀도가 1×10⁶cm^-2이하로 양질의 결정성을 가지게 된다.

특히, 패턴이 형성된 기판(15)으로 Si을 쓰게 되면, Si 기판 위에서 통상적으로 생기는 스트레인에 의한 질화물 반도체에 생기는 균열문제도 해결될 수 있다. 따라서 본 발명의 방법을 사용하면 전위결함밀도가 아주 낮은 대면적 GaN을 제작할 수 있어서 그 경제적인 효과가 매우 높다.

본 발명자들의 연구결과, 질화물 반도체의 제작공정을 단순화시켜 단 한번의 결정성장으로 전위결함밀도를 획기적으로 낮출 수 있었다.

또한, 본 발명에 의한 질화물 반도체 구조는 질화물 반도체층이 부분적으로 기판과 떨어져 있기 때문에 기판으로부터 생기는 스트레인을 완화시켜 균열방지를 통한 소자응용에 매우 유리하다.

이상에서 설명한 바와 같이 본 발명에 따르면, 줄무늬 형태로 식각되어 패턴이 형성된 기판 위에 단 한번의 결정성장으로 수평방향으로 결정성장을 촉진시킬 수 있게 되므로써, 단순화시킨 질화물 반도체의 제작공정으로 질화물 반도체층 내에 전위결함밀도를 획기적으로 감소시키는 효과가 있다. 따라서, 질화물 반도체를 이용한 고휘도 발광다이오드, 고출력, 긴수명의 레이저 다이오드, 자외선 감지소자, 및 고출력, 고주파 전계효과 트렌지스터 등에 다양하게 응용될 수 있다.

Claims (8)

1. 기판표면에 줄무늬 형태의 패턴을 형성하는 공정과;

   상기 패턴이 형성된 기판 위에 식 In_xAl_yGa_1-x-yN(여기서 0≤x≤1, 0≤y≤1, 그리고 x+y≤1)로 표시되는 버퍼층을 성장시키는 공정과;

   상기 버퍼층 위에 수평방향으로 성장이 촉진되도록 질화물 반도체층을 성장시키는 공정을 구비한 질화물 반도체의 제작방법.
2. 제1항에 있어서, 상기 기판은 건식식각 또는 습식식각으로 식각되어 패턴이 형성된 질화물 반도체의 제작방법.
3. 제1항에 있어서, 상기 기판은 표면에 형성된 패턴의 식각된 윈도부분이 0.5㎛-50㎛ 범위의 폭을 가지는 것을 특징으로 하는 질화물 반도체의 제작방법.
4. 제1항에 있어서, 상기 기판은 표면에 형성된 패턴의 식각되지 않은 메사부분이 0.5㎛ 이상의 폭을 가지는 것을 특징으로 하는 질화물 반도체의 제작방법.
5. 제1항에 있어서, 상기 기판은 표면에 형성된 패턴의 식각된 깊이는 0.02㎛ 이상인 것을 특징으로 하는 질화물 반도체의 제작방법.
6. 제1항에 있어서, 상기 질화물 반도체층은 900℃∼1200℃ 범위의 온도에서 성장시키는 것을 특징으로 하는 질화물 반도체의 제작방법.
7. 제1항에 있어서, 상기 질화물 반도체층에 n형 또는 p형의 불순물이 도핑되는 공정을 포함하는 질화물 반도체의 제작방법.
8. 제1항에 있어서, 상기 기판은 사파이어, Si, SiC, 및 GaAs로 이루어지는 군에서 선택된 질화물 반도체의 제작방법.