KR100304733B1 - 질화물 반도체의 구조 및 그 결정성장방법 - Google Patents

Abstract

전위결함밀도(dislocation density)가 획기적으로 감소된 질화물 반도체의 구조 및 이를 결정성장시키는 방법에 관해 제시하고 있다. 본 발명의 구조의 주된 특징은, 질화물 반도체의 에피층 내에 인듐 함유 질화물 반도체층을 포함하여 형성된 적어도 하나 이상의 전위감소유도층을 삽입한다는 것이다. 본 발명의 방법은, 반응가스들의 공급 및 온도를 조절해가며 하나의 장비에서 인시튜 공정으로 상기 질화물 반도체의 구조를 구현하는 것을 특징으로 한다.

Description

질화물 반도체의 구조 및 그 결정성장방법 {Structure of a Ⅲ-nitride semiconductor and method of crystal growing therefor}

본 발명은 질화물 반도체의 구조 및 결정성장방법에 관한 것으로, 특히, 전위결함밀도(dislocation density)가 획기적으로 감소된 질화물 반도체의 구조 및 이를 결정성장시키는 방법에 관한 것이다.

최근에 질화물 반도체를 이용한 고휘도 발광소자와 고출력 전자소자에 관해 많은 관심이 모아지고 있는데, 이러한 소자들은 그 경제적인 가치가 매우 크다는 점에서 전망성이 높다.

질화물 반도체를 성장시키는 방법으로서 유기금속 화학기상증착법(Metal- Organic Chemical Vapor Deposition: MOCVD)이 잘 알려져 있다. 이 방법에 의하면, 반응가스로서 유기금속 화합물과 암모니아를 반응관 안으로 유입시키고 이 반응관 내에 놓은 사파이어 또는 SiC 등의 기판을 800℃∼1150℃의 높은 온도로 유지하여 이 기판 위에 GaN 등의 질화물 반도체의 에피층(epitaxial layer)을 성장시킨다.

그런데, 사파이어 기판과 질화물 반도체 간에는 격자상수 및 열팽창계수와 같은 물질특성의 차이가 크기 때문에 사파이어 등의 기판의 표면에서 생성되는 많은 전위결함이 질화물 반도체의 에피층으로 전파된다. 따라서, 고품질의 질화물 반도체의 에피층을 성장시키는 데는 어려움이 따르고 있다.

소자에 응용하기 위해서는 통상적으로 양질의 에피층을 얻는 것이 필수적인데, 이를 위해서 종래 기술에서는 사파이어 기판 위에 먼저 낮은 온도에서 버퍼층을 성장한 후에 높은 온도에서 질화물 반도체의 에피층을 성장시킨다. 도 1은, 기판(10) 위에 비교적 저온에서 성장한 버퍼층(20)을 이용하여 결정성장된 질화물 반도체의 구조를 개략적으로 나타낸 단면도이다. 버퍼층(20)으로는 통상적으로 GaN 또는 AlN가 사용된다.

지금까지는 이렇게 비교적 저온에서 성장한 버퍼층(20) 위에 에피층(30)을 형성함으로써 광소자 및 전기소자들을 구현하였다. 그러나 이와 같은 방법으로 성장된 에피층(30)의 전위결함밀도는 10⁸∼10¹⁰㎝^-2정도로 여전히 높다. 이런 높은 전위결함은 소자의 특성에 나쁜 영향을 끼치는데, 예컨대 발광효율 감소, 소자수명 단축, 전극금속의 소자 내로 확산, 도펀트(dopant) 확산의 가속, 누설전류 발생 등이 이러한 나쁜 영향에 포함된다.

한편, 최근에는 수평성장 촉진법(Lateral Epitaxial Overgrowth: 이하, 'LEO'라 칭함)을 사용하여 전위결함밀도를 1×10⁶㎝^-2이하로 수백 배 이상 줄일 수 있게 되어, 좋은 특성의 질화물 반도체 소자들을 개발할 수 있게 되었다.

도 2는 LEO 방법으로 결정성장된 질화물 반도체의 구조를 개략적으로 나타낸 단면도이다. LEO 방법에서는, 먼저 사파이어 등의 기판(10) 위에 버퍼층(20)과 질화물 반도체의 에피층(30)을 성장한 후, 줄무늬 형태의 실리콘 산화막 패턴(32)들을 만든다. 그 다음, 다시 질화물 반도체층(33)을 성장시키는데, 이때 수평방향으로의 성장을 촉진시켜 질화물 반도체의 구조가 완성된다. 그러나 이 방법에 의하더라도, 실리콘 산화막 패턴들 위에는 결정결함이 1×10⁶㎝^-2이하로 적지만, 상기 패턴들 사이에는 여전히 결정결함이 10⁸∼10¹⁰㎝^-2정도로 많이 존재한다. 따라서 기판을 효율적으로 이용할 수 없고, 질화물 반도체의 제조에 2번 이상의 공정이 추가로 들어가는 비효율성이 문제로 남는다.

한편, 도 1의 구조에 대해 에피층(30) 내에 비교적 저온에서 성장한 AlN층을 삽입하여 버퍼층(20)에서 올라오는 전위결함을 줄이려는 시도가 있다. 그런데, 이 방법을 적용하기 위해서는, 성장한 AlN층의 위치가 버퍼층(20)에서 1㎛ 정도 떨어져야한다. 그리고 추가로 전위결함을 줄이기 위해서 AlN층을 추가할 경우, 인접하는 AlN층들은 약 1㎛의 간격을 두고 성장해야 한다. 따라서 이 방법으로 전위결함을 획기적으로 줄이기 위해서 여러 번의 AlN층을 삽입할 경우, 수 ㎛ 이상 질화물 반도체의 에피층을 성장시켜야 하는 비효율성이 있다. 그리고 에피층이 깨지기 쉽다는 문제점도 있다. 더욱이, AlN층을 성장시킨 후에 반응관 내에 반응잔류물이 많이 생기기 때문에 AlN층 위에 성장하는 에피층의 질을 저하시키는 문제점도 안고 있다. 또한 비교적 저온에서 성장한 AlN층은 전기적으로 부도체이기 때문에 상기 AlN층을 통한 전류 주입이 어렵다는 문제도 있다.

따라서 여러 장비에서 부수적인 공정을 거치지 않고, 간단하게 단 하나의 장비에서 연속적인 성장과정으로 전위결함밀도가 매우 낮고 양질의 결정성을 가지는 질화물 반도체의 에피층을 성장시키기 위한 결정성장방법을 제안하여 소자의 특성을 획기적으로 향상시키는 것이 질화물 반도체의 연구에 있어서 그 무엇보다 중요하다.

본 발명자들은 GaN계 질화물 반도체의 에피층을 성장시킬 때 InGaN층을 중간에 삽입시킴으로써 버퍼층에서 올라오는 전위결함이 InGaN를 만나면서 옆으로 휘어지거나 사라진다는 사실을 알아냈다. 이를 기초로 본 발명자들은 전위결함밀도를 획기적으로 감소시키는 질화물 반도체의 결정성장방법을 제시한다.

따라서, 본 발명의 기술적 과제는, 전위결함밀도가 매우 낮은 양질의 결정성을 가지는 질화물 반도체의 구조를 제공하는 데 있다.

본 발명의 다른 기술적 과제는, 여러 장비에서 부수적인 공정을 거치지 않고, 간단하게 단 하나의 장비에서 연속적인 성장과정으로 질화물 반도체의 구조를 형성할 수 있는 결정성장방법을 제공하는 데 있다.

도 1은 종래기술에 따라 결정성장된 질화물 반도체의 구조를 개략적으로 나타낸 단면도;

도 2는 종래의 수평성장 촉진법을 이용하여 결정성장된 질화물 반도체의 구조를 개략적으로 나타낸 단면도;

도 3은 본 발명의 제1 실시예에 의해 결정성장된 질화물 반도체의 구조를 개략적으로 나타낸 단면도; 및

도 4는 본 발명의 제2 실시예 의해 결정성장된 질화물 반도체의 구조를 개략적으로 나타낸 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

10 : 기판 20 : 버퍼층

30 : 질화물 반도체의 제1 에피층 31 : 질화물 반도체의 제2 에피층

32 : SiO₂또는 SiN_x의 유전체층 패턴

33 : 수평성장 촉진된 질화물 반도체층

35, 45, 55, 65, 75 : 인듐 함유 질화물 반도체를 포함한 전위감소유도층

40, 50, 60, 70 : 질화물 반도체의 중간층

상기한 기술적 과제를 달성하기 위한 본 발명의 질화물 반도체의 구조는, 사파이어, Si, SiC, GaAs, GaN 및 AlN 등의 기판 상부에 In_xAl_yGa_1-x-yN로 표시되는 질화물 반도체의 제1 및 제2 에피층들을 형성하되, 상기 에피층들 사이에 인듐이 함유된 질화물 반도체층을 포함하여 형성된 적어도 하나 이상의 전위감소유도층을 갖는 것을 특징으로 한다. 여기서, 제1 및 제2 에피층의 화학양론적(stoichiometry) 조성비는 서로 달라도 무방하다.

한편, 상기 전위감소유도층이 2층 이상일 경우, 상기 전위감소유도층들을 피복하는 In_x3Al_y3Ga_1-x3-y3N 질화물 반도체의 중간층을 더 형성하는 것이 바람직하다 (단, 0≤x3≤1, 0≤y3≤1, x3+y3≤1).

전위감소유도층의 각각에 대해 인듐을 함유한 질화물 반도체층은 1층이거나 다층일 수 있다.

전위감소유도층의 각각은 10∼3000Å 범위의 두께를 가지며, 중간층은 50∼30000Å 범위의 두께를 가지는 것이 바람직하다.

또한, 상기 제1 에피층, 전위감소유도층 및 제2 에피층의 적어도 하나를 n형 또는 p형의 불순물로 도핑시킬 수도 있다.

상기한 다른 기술적 과제를 달성하기 위한 본 발명의 결정성장방법은, 기판 상부에 제1 온도에서 In_x1Al_y1Ga_1-x1-y1N 질화물 반도체의 제1 에피층을 형성하는 단계와; 상기 제1 에피층 위에 상기 제1 온도보다 낮은 제2 온도에서 인듐 함유 질화물 반도체층을 포함하는 적어도 하나 이상의 전위감소유도층을 형성하는 단계와; 상기 전위감소유도층 중의 최상층 위에 상기 제2 온도보다 높은 제3 온도에서 In_x2Al_y2Ga_1-x2-y2N 질화물 반도체의 제2 에피층을 형성하는 단계를 구비하는 것을 특징으로 한다. 이 때, 0≤x1≤1, 0≤y1≤1, x1+y1≤1, 0≤x2≤1, 0≤y2≤1, x2+y2≤1의 조건을 만족한다.

상기 전위감소유도층이 2층 이상일 경우, 상기 전위감소유도층들을 피복하는 In_x3Al_y3Ga_1-x3-y3N 질화물 반도체의 중간층을 상기 제2 온도보다 더 높은 제4 온도에서 형성하는 단계를 더 거치는 것이 바람직하다. 이 때에도, 0≤x3≤1, 0≤y3≤1, x3+y3≤1의 조건을 만족한다.

한편, 상기 제2 온도는 400∼900℃의 범위 내에, 상기 제4 온도는 900∼1150℃의 범위 내에 있는 것이 바람직하다.

본 발명의 결정성장방법을 진행함에 있어서, 상기 단계들의 전부가, 반응가스들의 공급 및 온도를 조절해가며 하나의 장비에서 인시튜로 진행되도록 할 수 있다.

이하, 본 발명의 실시예에 의해 성장된 질화물 반도체의 단면도를 참조하여 본 발명을 상세히 설명한다.

도 3은 본 발명의 제1 실시예에 의해 결정성장된 질화물 반도체의 구조를 개략적으로 나타낸 단면도이다. 도 3을 참조하여 제1 실시예의 방법을 자세히 설명하면 다음과 같다.

먼저, 기판(10)을 세정한 다음, 그 내부가 저압으로 유지된 MOCVD 반응관 내의 서셉터(susceptor) 위에 기판(10)을 얹어 놓았다. 사용되는 기판의 재질은 사파이어, SiC, Si, GaAs, GaN 등이 될 수 있으나, 현재 일반적으로 사파이어를 사용하고 있기 때문에 본 실시예에서도 사파이어를 선택하였다.

이후 반응관 내의 공기를 충분히 제거한 다음, 이 반응관 내에 수소가스를 계속 공급하여 수소분위기로 유지한 상태에서 기판(10)을 1070℃의 온도로 가열하고 10분간 유지하여 사파이어 기판(10) 표면의 산화막을 제거했다. 이어서, 기판(10)의 온도를 520℃까지 낮추고 수소가스를 4slm(standard liter per minute), 암모니아가스를 3slm의 유량으로 각각 반응관 내에 공급하여 기판(10)의 온도가 520℃로 안정될 때까지 기다렸다. 다음, 버퍼층(20)을 성장시키기 위해 수소가스와 암모니아가스와 함께 트리메틸갈륨(trimethylgallium; 이하, TMG라 칭함)을 6×10^-5몰/분의 유량으로 반응관의 내부로 흘렸다. 그리고, 버퍼층(20)이 200Å 정도의 두께로 성장한 후 TMG만을 반응관의 외부로 배출하여 버퍼층(20)의 성장을 멈추게 하였다. 이어서 기판(10)의 온도를 1040℃로 상승시킨 후, 수소가스와 암모니아가스와 함께 TMG을 8.2×10^-5몰/분의 유량으로 흘려 GaN으로 이루어진 제1 에피층(30)을 1㎛ 두께로 성장시켰다. 제1 에피층(30)을 성장시킨 후, TMG만을 반응관의 외부로 배출하여 GaN 에피층의 성장을 중지시킨 다음, 수소가스와 암모니아가스만을 반응관의 내부로 유입하면서 기판(10)의 온도를 760℃로 낮추었다. 다음, 수소가스와 암모니아가스와 함께 TMG를 8×10^-6몰/분의 유량으로 반응관의 내부로 흘려보내 100Å 정도의 두께의 저온 GaN층을 성장한 다음,트리메틸인듐(trimethylindium; 이하, TMI라 칭함)을 3×10^-5몰/분의 유량으로 추가로 반응관 내부로 흘려보내 50Å 정도의 두께로 InGaN층을 성장시켰다. 이어, TMI만을 반응관의 외부로 배출하여 50Å 정도의 두께로 저온 GaN층을 성장시켰다. 상기 InGaN층과 이의 양쪽에 있는 상기 저온 GaN층으로 이루어진 전위감소유도층(35)을 성장시킨 후, TMG만을 반응관의 외부로 배출하여 GaN 에피층의 성장을 중지시킨 다음, 수소가스와 암모니아가스만을 반응관의 내부로 유입하면서 기판(10)의 온도를 1040℃로 올렸다. 그리고, 수소가스와 암모니아가스와 함께 TMG을 8.2×10^-5몰/분의 유량으로 흘려 GaN으로 이루어진 제2 에피층(31)을 2㎛ 두께로 성장시켰다. 이후, 수소가스와 암모니아가스만을 반응관으로 흘리면서 기판의 온도를 낮추었다.

이와 같이 결정성장된 질화물 반도체의 결정성을 알아보기 위해 투과전자현미경(Transmission Electron Microscopy; 이하, TEM으로 칭함) 측정을 통해 질화물 반도체 내의 전위결함밀도의 변화를 조사하였다. 조사결과, 제1 에피층(30) 내의 전위결함밀도는 약 1×10¹⁰㎝^-2인 반면, 제2 에피층(31) 내에 전위결함밀도는 약 2×10⁹㎝^-2으로, 전위감소유도층(35)이 전위결함밀도를 5배정도 감소시키는 획기적인 효과가 있음을 알 수 있었다. 제1 실시예에서 전위감소유도층(35)을 InGaN층과 GaN층으로 구성된 3중 양자우물로 성장시키고 다른 모든 성장조건이 같게 하여 성장시킨 다른 실시예에서는, 제2 에피층(31) 내에 전위결함밀도가 약 1.5×10⁹㎝^-2으로 전위결함을 더 감소시키는 효과가 있었다. 그런데, 제1 실시예에서전위감소유도층(35)을 10중 양자우물로 구성한 또 다른 실시예에서는, 양자우물에서부터 전위결함이 새로 시작하여 제2 에피층(31)으로 진행하고 있었으며, 이에 따라 제2 에피층(31) 내에 전위결함밀도는 8×10⁹cm^-2으로 큰 효과가 없었다.

본 실시예에서, 제1 및 제2 에피층(30, 31)으로서 GaN 에피층 대신에 인듐(In)또는 알루미늄(Al)이 포함된 질화물 반도체의 에피층을 이용할 수도 있다.

한편, 전위감소유도층(35)에 포함된 저온 GaN층은 생략될 수 있다. 또한, 상기 저온 GaN층 대신 상기 제1 에피층(30)을 성장시키고 온도를 내리는 과정에 GaN를 성장시킬 수도 있으며, 상기 InGaN층을 성장시킨 후 온도를 올리면서 GaN층을 성장시킬 수도 있다. 제1 및 제2 에피층(30,31)에 n형 또는 p형의 불순물로 도핑하여 결정성장시킬 수도 있고, 전위감소유도층(35)에 n형 또는 p형의 불순물로 도핑하여 결정성장시킬 수도 있다.

도 4는 본 발명의 제2 실시예에 의해 결정성장된 질화물 반도체의 구조를 개략적으로 나타낸 단면도로서, 제1 에피층(30)과 제2 에피층(31) 사이에 InGaN층을 포함한 전위감소유도층(35,45,55,65,75)과 고온 중간층(40,50,60,70)을 교대로 성장시켜 삽입시켰다. 제1 에피층(30)과 제2 에피층(31)의 두께는 모두 1㎛였으며, 고온 중간층(40,50,60,70)의 두께는 5000Å였다. 여기서, 고온 중간층(40,50,60,70) 각각의 두께는 50Å∼30000Å 범위에서 조절이 가능하다.

제1 에피층(30), 제2 에피층(31) 및 고온 중간층(40,50,60,70)의 성장온도는 모두 1040℃로 하였다. 이 성장온도는 900℃∼1150℃ 범위 내에서 조절이 가능하다. 전위감소유도층(35,45,65,75)의 각각은, 1040℃에서 760℃로 온도를 내리면서 성장시킨 50Å 두께의 GaN층과, 760℃에서 성장시킨 50Å 두께의 GaN층과, 760℃에서 성장시킨 50Å 두께의 InGaN와, 760℃에서 성장시킨 50Å 두께의 GaN층과, 760℃에서 1040℃ 까지 온도를 올리면서 성장시킨 50Å 두께의 GaN층을 순차적으로 적층하여 구성하였다.

도 4에 도시된 구조를 갖는 질화물 반도체에 대해 TEM 측정분석하여, 전위감소유도층이 삽입되는 횟수에 따라 그 위에 성장시킨 에피층 내에 있는 전위결함밀도가 어떻게 변하는지 조사하였다. 도 4의 제1 에피층(30)과, 각 고온 중간층(40,50,60,70)과, 제2 에피층(31) 내의 전위결함밀도를 분석함으로써 전위감소유도층이 삽입되는 횟수에 따라 전위결함밀도의 변화를 체계적으로 확인할 수 있었다.

측정된 전위결함밀도는 종래의 전위감소유도층을 삽입하지 않은 에피층인 제1 에피층(30)의 경우 1×10¹⁰㎝^-2인 반면, 고온 중간층(40)에서 2×10⁹㎝^-2, 고온 중간층(50)에서 3×10⁸㎝^-2, 고온 중간층(60)에서 6×10⁷㎝^-2, 고온 중간층(70)에서 1×10⁷㎝^-2, 그리고 제2 에피층(31)에서 4×10⁶㎝^-2로 관찰되어, 전위감소유도층의 삽입 횟수를 증가시킴에 따라 전위결함밀도가 획기적으로 감소함을 알 수 있었다.

특히, 전위감소유도층이 삽입되는 횟수를 증가시키거나, 고온 중간층의 두께 및 전위감소유도층 구조 내에서 InGaN층의 반복 횟수를 조절하면 더욱 더 전위결함밀도를 감소시킬 수 있다.

본 발명자들의 연구 결과, 전위감소유도층(35,45,55,65,75)의 성장온도가 900℃ 이하 일 때 버퍼층(20)에서 상기 제1 에피층(30)을 지나 올라오는 전위결함이 제2 에피층(31)까지 올라오는 것을 막는 효과가 있음을 알 수 있었다. 즉, 성장온도가 900℃를 넘으면 In 조성비가 낮아 전위결함을 감소시키는 효과가 크게 떨어지는 경향이 있었다. 이와 같이, InGaN층을 포함한 전위감소유도층은 전기전도성이 좋기 때문에 소자응용에 매우 유리하다.

이상에서 설명한 바와 같이 본 발명에 따르면, 질화물 반도체의 에피층 내에 InGaN층을 포함한 전위감소유도층을 삽입시킴으로써, 기판 전 면적에 걸쳐 전위결함밀도를 획기적으로 감소시키는 효과가 있다.

또한, 여러 장비에서 부수적인 공정을 거치지 않고, 간단하게 단 하나의 장비에서 연속적인 성장과정으로 질화물 반도체의 구조를 형성할 수 있으므로 소자제조 비용을 절감할 수 있다.

따라서, 본 발명의 질화물 반도체의 구조 및 그 결정성장방법은, 질화물 반도체를 이용한 고휘도 발광다이오드, 고출력, 긴 수명의 레이저 다이오드, 자외선 감지소자, 및 고출력, 고주파 전계효과 트랜지스터 등의 소자에 다양하게 응용될 수 있다.

Claims (12)

1. 기판과;

   상기 기판 상부에 형성된 In_x1Al_y1Ga_1-x1-y1N 질화물 반도체의 제1 에피층과;

   상기 제1 에피층 위에 인듐 함유 질화물 반도체층을 포함하여 형성된 적어도 하나 이상의 전위감소유도층과;

   상기 전위감소유도층 중의 최상층 위에 형성된 In_x2Al_y2Ga_1-x2-y2N 질화물 반도체의 제2 에피층을 구비하는 질화물 반도체의 구조, 단, 0≤x1≤1, 0≤y1≤1, x1+y1≤1, 0≤x2≤1, 0≤y2≤1, x2+y2≤1.
2. 제1항에 있어서, 상기 전위감소유도층이 2층 이상일 경우, 상기 전위감소유도층들을 피복하는 In_x3Al_y3Ga_1-x3-y3N 질화물 반도체의 중간층이 더 형성된 것을 특징으로 하는 질화물 반도체의 구조, 단, 0≤x3≤1, 0≤y3≤1, x3+y3≤1.
3. 제1항 또는 제2항에 있어서, 상기 전위감소유도층의 각각이 10∼3000Å 범위의 두께를 가지는 것을 특징으로 하는 질화물 반도체의 구조.
4. 제1항 또는 제2항에 있어서, 상기 전위감소유도층의 각각에 포함되는 인듐함유 질화물 반도체층이 적어도 1층 이상인 것을 특징으로 하는 질화물 반도체의 구조.
5. 제1항 또는 제2항에 있어서, 상기 제1 에피층, 전위감소유도층 및 제2 에피층의 적어도 하나에 도전형 불순물이 도핑된 것을 특징으로 하는 질화물 반도체의 구조.
6. 제2항에 있어서, 상기 중간층이 50∼30000Å 범위의 두께를 가지는 것을 특징으로 하는 질화물 반도체의 구조.
7. 제1항에 있어서, 상기 기판이 사파이어, Si, SiC, GaAs, GaN 및 AlN로 구성된 군으로부터 선택된 어느 하나인 것을 특징으로 하는 질화물 반도체의 구조.
8. 기판 상부에 제1 온도에서 In_x1Al_y1Ga_1-x1-y1N 질화물 반도체의 제1 에피층을 형성하는 단계와;

   상기 제1 에피층 위에 상기 제1 온도보다 낮은 제2 온도에서 인듐 함유 질화물 반도체층을 포함하는 적어도 하나 이상의 전위감소유도층을 형성하는 단계와;

   상기 전위감소유도층 중의 최상층 위에 상기 제2 온도보다 높은 제3 온도에서 In_x2Al_y2Ga_1-x2-y2N 질화물 반도체의 제2 에피층을 형성하는 단계를 구비하는 질화물반도체의 결정성장방법, 단, 0≤x1≤1, 0≤y1≤1, x1+y1≤1, 0≤x2≤1, 0≤y2≤1, x2+y2≤1.
9. 제8항에 있어서, 상기 전위감소유도층이 2층 이상일 경우, 상기 전위감소유도층들을 피복하는 In_x3Al_y3Ga_1-x3-y3N 질화물 반도체의 중간층을 상기 제2 온도보다 더 높은 제4 온도에서 형성하는 단계를 더 거치는 것을 특징으로 하는 질화물 반도체의 결정성장방법, 단, 0≤x3≤1, 0≤y3≤1, x3+y3≤1.
10. 제8항에 있어서, 상기 제2 온도가 400∼900℃의 범위 내에 있는 것을 특징으로 하는 질화물 반도체의 결정성장방법.
11. 제9항에 있어서, 상기 제4 온도가 900∼1150℃의 범위 내에 있는 것을 특징으로 하는 질화물 반도체의 결정성장방법.
12. 제8항 내지 제11항 중의 어느 한 항에 있어서, 상기 단계들의 전부가, 반응가스들의 공급 및 온도를 조절해가며 하나의 장비에서 인시튜로 진행되는 것을 특징으로 하는 질화물 반도체의 결정성장방법.