KR20030000188A - Ｉｎ을 첨가한 질화물 반도체 기판 제조 방법 - Google Patents
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Abstract
본 발명은 In을 첨가한 질화물 반도체 기판 제조 방법을 제공하기 위한 것으로서, 기판 위에 질화물 씨드층을 성장하고, 상기 질화물 씨드층 위에 형성된 소정 패턴을 갖는 마스크 또는 질화물 씨드층을 이용하여 소정 시간 동안 In 을 첨가하여 상기 마스크 또는 질화물 씨드층 상에 질화물 에피박막층을 소정두께로 형성하는 단계로 이루어져, 소정 패턴을 이용한 측면 에피성장법으로 결함밀도가 작고, 결함 부분에 In을 첨가함으로써 결함 부분에 In을 우선적으로 증착시켜 자체 결함의 밀도를 줄이고, 측면 에피성장되는 영역의 결함을 줄여주어 상기 질화물 반도체 기판을 이용하여 제조되는 반도체 소자의 성능을 향상시킨다.
Description
본 발명은 질화물 반도체 기판을 이용한 LED, 레이저 다이오드, 트랜지스터 등의 광소자 및 전자소자에서 결함이 적고 표면이 우수한 질화물 반도체 기판을 형성시키는 방법에 관한 것으로, 선택 에피성장(Selective Area Overgrowth)다른 말로, 측면 에피성장(LEO : lateral epitaxial overgrowth)으로 질화물 기판을 형성할 때 In을 첨가함으로써 고품질 질화물 반도체 기판 형성 방법에 관한 것이다.
GaN, InN, AlN 및 그들의 고용체인 Ⅲ-Ⅴ족 질화물 반도체는 UV에서 적색에 이르는 LED, 레이저 다이오드, 광검출기 등의 광소자와 넓은 밴드갭을 이용한 고온, 고출력 전자소자 등에 이용되고 있다.
즉, 상기 소자들은 Ⅲ-Ⅴ족 질화물 반도체의 단결정 박막 즉, 에피박막층으로 구성되는데, 우수한 에피박막층을 얻기 위해서는 결함이 적은 동종의 단결정 물질 기판에 성장을 시켜야 한다.
그러나 아직까지 GaN의 단결정 성장이 어려워 2인치 이상의 대면적 단결정 기판을 얻기가 어려운 실정이다.
따라서 현재까지 질화물 반도체를 이용한 소자는 대부분 울쓰광(wurzite) 구조의 성장에 적합한 이종 물질인 사파이어나 SiC 등의 이종 기판 위에 성장되고 있으나, 질화물 반도체와의 격자 상수 및 열팽창 계수의 차이가 커서 에피박막 내부에 전위(dislocation), Crack 등의 결함이 상당수 존재하며, 이러한 결함이 누설전류의 통로, 비발광 부위 등으로 작용하여 소자의 성능을 저하시키게 된다.
이와 같은 문제점을 해결하기 위해 현재까지 선택영역 에피성장(selective area epitaxy growth) 다른 말로, 측면 에피성장(lateral epitaxial overgrowth) 방법을 주로 이용하고 있다.
측면 에피성장법에 따른 질화물 반도체 기판 제조공정의 일예는 다음과 같다.
도1a와 같이, 먼저 사파이어, 실리콘, SiC 등의 이종 기판(1) 위에 GaN 씨드층(2)을 성장한다.
그리고 도1b와 같이 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 또는 W나 WNx 등의 금속이나 금속 질화물을 이용하여 질화물 씨드층(2) 위에 선형의 패턴을 갖는 마스크(3)를 형성한다.
이어 상기 도1c와 같이 질화물 에피박막층(4)을 소정두께 t만큼 형성한다.
측면 에피성장법에 따른 질화물 반도체 기판 제조공정은 다른 예는 다음과 같다.
도1a와 같이, 먼저 사파이어, 실리콘, SiC 등의 이종 기판(1) 위에 질화물 씨드층(2)을 성장한다.
그리고 도1d와 같이 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 또는 W나 WNx 등의 금속이나 금속 질화물을 이용하여 질화물 씨드층(2) 위에 선형의 패턴을 갖는 마스크(3)를 형성한다.
상기와 같은 물질로 선형의 패턴을 갖는 마스크(3)를 형성하여 마스크(3)가 존재하지 않는 부분의 질화물 씨드층(2)을 하부의 이종 기판(1)이 드러나도록 식각한다.
이어 상기 도1e와 같이 질화물 에피박막층(4)을 소정두께 t 만큼 형성한다.
이상과 같은 두 예와 같은 측면 에피성장법을 이용할 경우에 도2a 및 도2b와 같은 양상으로 전파전위(theading dislocation)가 감소하는 것으로 알려져 있으며, 점선은 전파전위를 나타낸다.
도2a 및 도2b와 같이 질화물 씨드층(2)이 노출된 부분에서는 아래에 존재하는 결함(A)이 Ⅲ-Ⅴ족 질화물 에피박막층(4)까지 전파되지만, 마스크(3)로 덮인 부분이나 도2b와 같은 측면 에피성장법에서 이종 기판(1)이 노출된 부분에서는 측면 성장에 의해 성장이 이루어지기 때문에 아래에서 전파되는 결함이 없어서 결함밀도가 낮아지게 된다.
그러나 이러한 방법으로 Ⅲ-Ⅴ족 질화물 반도체 기판을 형성할 경우에는 마스크로 덮이지 않은 부위의 결함이 위로 그대로 전파되는 문제점과 측면 에피성장되는 질화물 에피박막층(4)이 서로 만나는 유착면에서 도2a 및 도2b와 같이 고밀도의 전파결함(B)이 형성되어 문제가 존재한다.
또한 마스크(3) 물질과 질화물 에피박막층(4) 사이에 형성되는 응력에 의해 도2a 및 도2b와 같이 결함이 발생되어 문제가 된다.
이 경우 내부에 결함을 형성할 뿐만 아니라 이 질화물 기판을 이용하여 소자를 형성할 때 필수적인 AlGaN/InGaN/GaN 등의 여러 이종 에피박막층 사이의 계면에서 발생하는 응력에 더해서 소자 성능을 저하시키고 소자 제조 공정을 어렵게 만들기도 한다.
즉, 도2a와 같이 측면 에피성장법은 결정성이 떨어지고 국부적 전위밀도가 증가하여 평균적 전위밀도 감소의 한계가 있다.
그리고 도2b와 같은 측면 에피성장법은 측면 성장부분의 전위밀도는 감소시킬 수 있으나 모재의 전위 밀도를 감소시킬 수 없다.
따라서 우수한 성능을 갖는 Ⅲ-Ⅴ족 질화물계 반도체를 이용한 소자를 얻기위해서는 결함 밀도가 적을 뿐만 아니라, 내부의 응력이 낮고 표면 평활도가 우수한 Ⅲ-Ⅴ족 질화물계 반도체 기판이 필수적이나, 현재까지의 기술로는 그러한 기판을 얻기에는 한계가 있는 것으로 보여진다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 패턴을 이용한 측면 에피성장법으로 결함밀도가 작고, 결함 부분에 In을 첨가함으로써 결함 부분에 In을 우선적으로 증착시켜 자체 결함의 밀도를 줄이고, 측면 에피성장되는 영역의 결함을 줄여주는 질화물 반도체 기판 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1e는 일반적인 질화물 반도체 기판 제조 공정도.
도2a 및 도2b는 종래 기술에 따른 측면 에피성장법에 의한 질화물 반도체 기판의 결함을 도시한 도면.
도3a 및 도3b는 각각 상기 In을 첨가한 경우와, 첨가하지 않은 경우의 질화물 반도체 기판의 CL 분석 이미지 단면도.
*도면의 주요부분에 대한 부호의 설명
1 : 이종 기판 2 : 질화물 씨드층
3 : 마스크 4 : 질화물 에피박막층
상기와 같은 목적을 달성하기 위한 본 발명에 따른 In을 첨가한 질화물 반도체 기판 제조 방법의 특징은 기판 위에 질화물 씨드층을 성장하는 단계; 상기 질화물 씨드층 위에 선형 패턴을 갖는 마스크를 형성하는 단계; 소정 시간 동안 In 을 첨가하여 상기 마스크를 포함한 질화물 씨드층 상에 질화물 에피박막층을 성장시켜 상기 마스크 상부에 소정두께로 질화물 에피박막층을 형성하는 단계를 포함하여 이루어지는데 있다.
상기 질화물 에피박막층에 첨가되는 In의 조성은 0~5% 이다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 In을 첨가한 질화물 반도체 기판 제조 방법의 다른 특징은 기판 위에 질화물 씨드층을 성장하는 단계; 상기 질화물 씨드층 위에 선형 패턴을 갖는 마스크를 형성하는 단계; 상기 기판이 노출되도록 상기 질화물 씨드층을 선택적으로 식각하여 소정 패턴을 형성하는 단계; 소정 시간 동안 In 을 첨가하여 상기 노출된 기판 상에 질화물 에피박막층을 성장시켜 상기 질화물 씨드층 상부에 소정두께로 형성하는 단계를 포함하여 이루어지는데 있으며, 상기 마스크를 제거하는 단계를 더 포함한다.
상기 질화물 에피박막층에 첨가되는 In의 조성은 0~5% 이다.
본 발명의 특징에 따른 작용은 패턴을 이용하여 질화물 에피박막층을 성장시켜 상부로 전파되는 결함밀도를 줄이고, 또한 결함 부분에 In을 첨가함으로써 결함 부분에 In을 우선적으로 증착시켜 자체 결함의 밀도를 줄여주어 상기 질화물 반도체 기판을 이용하여 제조되는 반도체 소자의 성능을 향상시킬 수 있다.
본 발명의 다른 목적, 특성 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
본 발명에 따른 In을 첨가한 질화물 반도체 기판 제조 방법의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.
본 발명에 따른 In을 첨가한 질화물 반도체 기판 제조 방법의 제1 실시예로, 도1a, 도1b, 도1c를 참조하여 설명하면 다음과 같다.
도1a와 같이, 먼저 이종 기판(1) 위에 질화물 씨드층(2)을 성장한다.
그리고 도1b와 같이 질화물 씨드층(2) 위에 선형의 패턴을 갖는 마스크(3)를 형성한다.
이어 상기 도1c와 같이 Ⅲ-Ⅴ족 질화물 에피박막층(4)을 소정두께 t만큼 측면 에피성장하는데, In을 첨가하여 질화물 에피박막층(4)을 형성한다.
이때 In의 첨가는 측면 에피성장법으로 기판을 형성하는 동안 계속 이루어질 수도 잇고, 성장 초기에만 이루어질 수도 있다. 또는 측면 에피성장된 질화물 에피박막층(4)이 서로 만날 때까지만 In을 첨가할 수도 있다.
이상의 질화물 반도체 기판 형성 방법에서 각각의 변수는 다음과 같은 조건을 갖는다.
** 실시 조건 **
이종 기판(1) : 사파이어, 실리콘, SiC
마스크(3)의 폭(m): 3~30㎛
마스크(3)가 형성되지 않은 질화물 씨드층(2)의 폭(w) : 1~10㎛
마스크(3)는 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), W, Cr, ti, Ta 등의 금속박막, WNx 등의 금속질화물 박막
최종 성장된 질화물 에피박막층(4)의 두께 t : 2~500㎛
In이 첨가된 질화물 에피박막층(4) 내의 평균 In조성 :0<In조성<5 %
In을 첨가하여 성장시킨 질화물 에피박막층(4)의 두께 : 0<t<500㎛
예를 들어 더욱 자세히 설명하면 다음과 같다.
이종 기판(1)으로 사파이어 기판을 이용하고, 질화물 씨드층(2) 및 질화물 에피박막층(4)으로 GaN을 이용하고, 마스크(3)로 SiO2를 이용하는 경우를 예를 들어본다.
사파이어 기판 위에 GaN 씨드층이 2㎛ 성장된 표면에 PECVD법으로 마스크 물질로 이용할 SiO2박막층을 100nm 형성한다.
감광막을 상기 SiO2박막층 상에 형성하고, 노광하여 w=3㎛, m=9㎛이 되도록 건식식각법으로 상기 SiO2박막층을 선택적으로 제거하여 마스크를 형성한다.
이어, 마스크 패턴이 형성된 사파이어 기판을 산으로 처리한 후 흐르는 물에 세정한다.
그리고 반응기 내에 상기 사파이어 기판을 넣고 GaN 에피박막층을 5㎛ 정도 성장한다. 이때 온도상승은 암모니아 분위기에서 이루어지며, 원하는 온도에 도달한 후 GaN 에피박막층의 측면 에피성장을 시작한다. 이때 In 원을 동시에 넣어주어 In이 첨가되어 성장하도록 한다. 박막내의 In조성은 0~5%범위로 한다.
본 발명에 따른 In을 첨가한 질화물 반도체 기판 제조 방법의 제2 실시예로, 도1a, 도1d, 도1e를 참조하여 설명하면 다음과 같다.
도1a와 같이, 먼저 이종 기판(1) 위에 질화물 씨드층(2)을 성장한다.
그리고, 도1d와 같이 질화물 씨드층(2) 위에 선형의 패턴을 갖는 마스크(3)를 형성한 후, 상기 선형 패턴의 마스크(3)를 이용하여 상기 질화물 씨드층(2)을 선택적으로 식각하여 이종 기판(1)을 노출시켜 소정 패턴을 형성한다.
이어 상기 도1e와 같이 Ⅲ-Ⅴ족 질화물 에피박막층(4)을 소정두께 t만큼 측면 에피성장하는데, In을 첨가하여 질화물 에피박막층(4)을 형성한다.
이때 상기 마스크(3)를 제거하고 In을 첨가하여 질화물 에피박막층(4)을 형성하기도 한다.
이때 In의 첨가는 측면 에피성장법으로 기판을 형성하는 동안 계속 이루어질 수도 있고, 성장 초기에만 이루어질 수도 있다. 또는 측면 에피성장된 질화물 에피박막층(4)이 서로 만날 때까지만 In을 첨가할 수도 있다.
이상의 질화물 반도체 기판 형성 방법에서 각각의 변수는 상기 제1 실시예와 동일한 조건을 가지므로 생략한다.
예를 들어 더욱 자세히 설명하면 다음과 같다.
이종 기판(1)으로 사파이어 기판을 이용하고, 질화물 씨드층(2) 및 질화물 에피박막층(4)로 GaN을 이용하고, 마스크(3)로 SiO2를 이용하는 경우를 예를 들어본다.
사파이어 기판 위에 GaN 씨드층이 2㎛ 성장된 표면에 PECVD법으로 마스크 물질로 이용할 SiO2박막층을 100nm 형성한다.
감광막을 상기 SiO2박막층 상에 형성하고, 노광하여 w=3㎛, m=9㎛이 되도록 건식식각법으로 상기 SiO2박막층을 선택적으로 제거하여 마스크를 형성한다.
상기 마스크를 이용하여 상기 GaN 씨드층을 선택적으로 제거하여 사파이어 기판을 노출시킨다.
이어, 마스크 패턴이 형성된 사파이어 기판 또는 마스크를 제거한 사파이어 기판을 산으로 처리한 후 흐르는 물에 세정한다.
그리고 반응기 내에 상기 사파이어 기판을 넣고 GaN 에피박막층을 5㎛ 정도 성장한다. 이때 온도 상승은 암모니아 분위기에서 이루어지며, 원하는 온도에 도달한 후 GaN 에피박막층의 측면 에피성장을 시작한다. 이때 In 원을 동시에 넣어주어 In이 첨가되어 성장하도록 한다. 박막내의 In조성은 0~5%범위로 한다.
도3a 및 도3b는 각각 상기 In을 첨가한 경우와, 첨가하지 않은 경우의 질화물 반도체 기판의 CL 분석시 360nm에서 관찰한 단면 이미지이다.
도3a 및 도3b에서 검게 나타나는 영역은 비발광 영역으로 결함 부위를 의미한다. 전파전위와 같은 결함 영역은 발광하지 않는 비발광 영역이므로, (cathodeluminescence)로 관찰하면 검게 나타나게 된다.
도3a는 종래의 측면 에피성장법에 의해 형성된 기판의 단면으로서 GaN 씨드층(2)에서의 전파전위가 기판 표면까지 그대로 전달되는 것을 관찰할 수 있다.
반면 도3b에서 보는 바와 같이 In을 첨가하면서 측면 에피성장한 기판의 경우에는 GaN 씨드층의 결함이 위로 전파되지 않고 GaN 씨드층의 표면에 제한되는 것이 관찰된다.
In을 첨가하여 형성된 GaN 에피박막층은 아래쪽에 존재하는 GaN 씨드층에서 위로 전파되는 전파전위가 감소할 뿐만 아니라 측면 에피성장된 GaN 에피박막층이 서로 만나는 유착면에 형성되는 결함의 전파가 억제된다.
즉, In을 첨가하여 형성한 기판의 경우에는 표면에 도달하는 결함의 밀도가 적은 것을 알 수 있다. 이러한 결함이 감소하는 양상은 투과전자현미경으로도 관찰한 바가 있다.
이렇듯 In을 첨가할 경우에는 결함 영역에 우선적으로 In이 들어가면서 결함이 위로 전파되는 것을 억제하여 표면에 결함밀도가 적은 우수한 기판을 형성한다.
이상에서 설명한 바와 같은 본 발명에 따른 In을 첨가한 질화물 반도체 기판 제조 방법은 다음과 같은 효과가 있다.
패턴을 이용한 측면 에피성장법으로 결함밀도가 작고, 결함 부분에 In을 첨가함으로써 결함 부분에 In을 우선적으로 증착시켜 자체 결함의 밀도를 줄이고, 측면 에피성장되는 영역의 결함을 줄여주어 상기 질화물 반도체 기판을 이용하여 제조되는 반도체 소자의 성능을 향상시킨다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
Claims (5)
- 기판 위에 질화물 씨드층을 성장하는 단계;상기 질화물 씨드층 위에 선형 패턴을 갖는 마스크를 형성하는 단계;소정 시간 동안 In 을 첨가하여 상기 마스크를 포함한 질화물 씨드층 상에 질화물 에피박막층을 성장시켜 상기 마스크 상부에 소정두께로 질화물 에피박막층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 In을 첨가한 질화물 반도체 기판 제조 방법.
- 제1항에 있어서, 상기 질화물 에피박막층에 첨가되는 In의 조성은 0~5 % 인 것을 특징으로 하는 In을 첨가한 질화물 반도체 기판 제조 방법.
- 기판 위에 질화물 씨드층을 성장하는 단계;상기 질화물 씨드층 위에 선형 패턴을 갖는 마스크를 형성하는 단계;상기 기판이 노출되도록 상기 질화물 씨드층을 선택적으로 식각하여 소정 패턴을 형성하는 단계;소정 시간 동안 In 을 첨가하여 상기 노출된 기판 상에 질화물 에피박막층을 성장시켜 상기 질화물 씨드층 상부에 소정두께로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 In을 첨가한 질화물 반도체 기판 제조 방법.
- 제3항에 있어서, 상기 질화물 에피박막층에 첨가되는 In의 조성은 0~5 % 인 것을 특징으로 하는 In을 첨가한 질화물 반도체 기판 제조 방법.
- 제3항에 있어서, 상기 마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는 In을 첨가한 질화물 반도체 기판 제조 방법.
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Citations (5)
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|---|---|---|---|---|
| JP2000277435A (ja) * | 1999-03-23 | 2000-10-06 | Mitsubishi Cable Ind Ltd | ＧａＮ系化合物半導体結晶の成長方法及び半導体結晶基材 |
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2001
- 2001-06-22 KR KR1020010035858A patent/KR20030000188A/ko not_active Application Discontinuation
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