KR20010014765A - 반도체 디바이스 제조 방법 및 자이로 - Google Patents

반도체 디바이스 제조 방법 및 자이로 Download PDF

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KR20010014765A
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누마이다까히로
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미다라이 후지오
캐논 가부시끼가이샤
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Abstract

본 발명에 따른 반도체 장치의 제조 방법은 적어도 하나의 반도체층을 갖는 부재를 기판 상에 마련하는 단계, 반도체층 상에 전극층을 형성하는 단계, 전극층 상에 에칭 마스크를 형성하는 단계, 및 전극층 및 반도체층을 에칭함에 의해 메사 프로파일을 형성하는 단계를 포함한다.

Description

반도체 디바이스 제조 방법 및 자이로{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE AND GYRO}
본 발명은 반도체 레이저, 반도체 광검출기, 반도체 광스위치, 반도체 광필터, 반도체 광변조기 등과 같은 반도체 디바이스의 제조 방법, 자기 정렬 공정에 의해 반도체 디바이스가 제조될 수 있는 반도체 광디바이스의 제조 방법, 및 그와 같은 방법에 의해 제작될 수 있는 자이로(gyro)에 관한 것이다.
종래, 반도체 광디바이스는 광방출, 광검출, 광유도, 광변조 등과 같은 목적하는 기능들을 제공하는 반도체층을 결정 성장법을 이용하여 기판상에 형성하고, 이어서 이것을 에칭하여 디바이스를 목적하는 기능들을 구현하기 위해 설계된 크기와 형태로 만들고, 마지막으로 전극을 형성함으로써 제조된다(특히, 일본 특허출원공개 제5-7019호 참조).
그러나, 형성된 전극의 크기가 작은 경우에는, 종래의 반도체 광디바이스 제조 방법들에서는 포토리소그래피 공정에서 정렬의 어려움이 뒤따른다. 예컨대, 종래의 반도체 광디바이스 제조 방법들로는 5 ㎛ 폭 메사(mesa) 상에 4 ㎛ 폭 전극을 형성하기는 극히 어렵다.
게다가, 종래의 반도체 광디바이스 제조 방법은 반도체층상에 포토레지스트와 같은 에칭 마스크를 형성하고, 이어서 그 반도체층을 에칭하고 에칭 마스크를 제거하는 공정을 포함한다. 이와 같은 기법에 의해서는, 포토레지스트와 같은 에칭 마스크를 형성하는 공정과 이것을 제거하는 공정 사이의 공정 중에 종종 반도체층이 오염되기 때문에 전극 형성시 양호한 오믹 접촉부를 만들기가 어렵다. 전극 형성 영역 내의 반도체층의 오염 부분을 제거하기 위하여 반도체층을 에칭하는 추가 공정을 통해 양호한 오믹 접촉부를 만들 수는 있으나, 이러한 추가 공정은 공정수를 늘인다는 점에서 불리한 것이다.
그러므로, 본 발명의 목적은 메사와 메사상에 정렬될 전극을 정렬시킬 필요가 없는 반도체 광디바이스의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 제조 방법을 이용하여 빔이 반대 방향으로 순환적으로 전파하는 링 공진기형 반도체 레이저를 포함하는 자이로를 제공하는 것이다.
본 발명에 따라서, 반도체 디바이스 제조 방법에 있어서,
적어도 하나의 반도체층을 구비한 부재를 기판 상에 제작하는 단계;
상기 반도체층 상에 전극층을 형성하는 단계;
상기 전극층 상에 에칭 마스크를 형성하는 단계; 및
상기 전극층과 상기 반도체층을 에칭하여 메사 프로필을 형성하는 단계
를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명의 일 양상에 따라서, 상기 반도체층은 다층 구조를 갖는다.
본 발명의 다른 양상에 따라서, 상기 메사 프로필을 갖는 상기 반도체층과 상기 전극층은 동일한 폭을 갖는다.
상기 부재는 적어도 하나의 반도체층을 갖는 웨이퍼이다.
또한, 본 발명에 따라서, 반도체 광디바이스 제조 방법에 있어서,
기판 상에 적어도 하나의 반도체층을 형성하는 제1 박막 형성 단계;
상기 반도체층 상에 제1 전극 재료의 박막을 형성하는 제2 박막 형성 단계;
상기 제1 전극 재료 상에 보호 박막을 형성하는 제3 박막 형성 단계;
에칭 마스크를 선택적으로 형성하는 단계;
상기 보호 박막을 선택적으로 에칭하는 제1 에칭 단계;
상기 제1 전극 재료를 선택적으로 에칭하는 제2 에칭 단계;
상기 반도체층을 소정 깊이로 에칭하는 제3 에칭 단계;
상기 에칭 마스크와 상기 보호 박막을 제거하는 단계; 및
상기 기판 상에 제2 전극을 형성하는 단계
를 포함하는 반도체 광디바이스 제조 방법이 제공된다.
도 1a, 1b, 1c, 1d, 및 1e는 본 발명의 제1 예에 따른 반도체 광디바이스 제조 방법을 도시한 도면.
도 2는 본 발명에 따른 제조 방법에 의해 제작된 반도체 레이저를 도시한 도면.
도 3은 도 2의 3-3 라인을 따라 절취된 횡단면도.
도 4는 비대칭 테이퍼형 도파관을 가진 반도체 레이저 디바이스를 도시한 도면.
도 5a, 5b, 5c, 5d, 5e, 5f, 5g, 및 5h는 본 발명의 제1 실시예에 따른 반도체 광디바이스의 제조 방법을 도시한 개략도.
도 6a, 6b, 6c, 6d, 6e, 6f, 6g, 및 6h는 본 발명의 제2 실시예에 따른 반도체 광디바이스의 제조 방법을 도시한 개략도.
도 7a, 7b, 7c, 7d, 7e, 7f, 7g, 및 7h는 본 발명의 제3 실시예에 따른 반도체 광디바이스의 제조 방법을 도시한 개략도.
도 8a, 8b, 8c, 8d, 8e, 8f, 8g, 및 8h는 본 발명의 제4 실시예에 따른 반도체 광디바이스의 제조 방법을 도시한 개략도.
도 9a, 9b, 9c, 9d, 9e, 9f, 9g, 및 9h는 본 발명의 제5 실시예에 따른 반도체 광디바이스의 제조 방법을 도시한 개략도.
도 10a, 10b, 10c, 10d, 10e, 10f, 10g, 및 10h는 본 발명의 제6 실시예에 따른 반도체 광디바이스의 제조 방법을 도시한 개략도.
도 11a, 11b, 11c, 11d, 11e, 11f, 11g, 및 11h는 본 발명의 제7 실시예에 따른 반도체 광디바이스의 제조 방법을 도시한 개략도.
도 12a, 12b, 12c, 12d, 12e, 12f, 12g, 및 12h는 본 발명의 제8 실시예에 따른 반도체 광디바이스의 제조 방법을 도시한 개략도.
도 13, 14, 15, 16, 17, 18, 19, 및 20은 본 발명에 따른 링 공진기형 반도체 레이저가 구비된 광자이로의 제조 방법을 도시한 개략도.
도 21은 본 발명에 따른 링 공진기형 반도체 레이저를 구비한 광자이로를 도시한 도면.
도 22는 본 발명에 따른 동공 원통형 링 공진기형 반도체 레이저를 구비한 광자이로를 도시한 도면.
도 23, 24, 25, 25, 26, 27, 28, 29, 및 30은 본 발명에 따른 동공 원동형 링 공진기형 반도체 레이저가 구비된 광자이로의 제조 방법을 도시한 개략도.
도 31은 반도체 레이저 디바이스의 전압 검출을 위한 개략 회로도.
도 32는 회전 검출을 위한 개략 회로도.
도 33은 주파수/전압 변환기 회로의 개략 회로도.
도 34는 반도체 레이저 장치의 전류 검출용 개략 회로도.
도 35는 반도체 레이저 장치의 전류 검출용 개략 회로도.
도 36은 회전 검출용 개략 회로도.
도 37은 회전 검출용 개략 회로도.
도 38은 반도체 레이저 장치의 임피던스 검출용 개략 회로도.
<도면의 주요부분에 대한 부호의 설명>
1: 기판
2, 4: 클래딩층
3: 활성층
5: 전극층
6: 에칭 마스크
이제, 본 발명을 본 발명의 바람직한 실시예를 나타내는 첨부 도면을 참조하여 설명할 것이다.
도 1a 내지 1e는 본 발명에 의한 반도체 광학 장치의 제 1예의 개략 단면도이다.
먼저, 도 1a를 참조하면, 기판(1) 상에 하나 이상의 반도체층을 갖는 반도체 부재가 준비된다.
도 1a의 반도체 부재는 기판(1) 상에 형성된 3개의 반도체 층을 갖지만, 대신에 단일 반도체 층을 가질 수도 있다.
반도체 레이저를 제조할 때, 도 1a의 도면 부호(3)는 활성층을 나타내고, 도면 부호(2, 4)는 활성층(3)을 삽입하고 있는 낮은 굴절률 층을 나타낸다.
반도체 부재는 그것이 원하는 특성을 제공하는 한 도 1a에 도시된 것과 다른 구성을 가져도 좋음은 말할 필요도 없다.
그리고나서, 도 1b에 도시된 바와 같이, 전극층(5)이 형성되어 메사(mesa) 위에 전극을 생성한다.
그리고나서, 에칭 마스크(6)가 도 1c에 도시된 바와 같이 형성된다.
그 후에, 도 1d에 도시된 바와 같이, 에칭 마스크(6)를 사용하여 메사 구조가 형성된다.
그리고나서, 에칭 마스크(6)가 제거된다(도 1e). 따라서, 메사 위에 전극층(5)으로 구성된 전극을 갖는 베이스 부재가 얻어진다.
상기한 처리에 의해, 전극층(5)으로 구성된 전극이 용이하게 메사 위에 제공될 수 있다. 본 발명에 의하면, 마이크로-장치가 매우 정밀한 구조를 가지는 경우에도 자기 정렬 처리에 의해 마이크로-장치 상에 전극이 형성될 수 있다.
기판(1)의 바닥 상의 전극은 도 1e에 도시된 바와 같이 에칭에 의해 메사를 형성한 후나 에칭 이전에 형성될 수도 있다.
특히 장치의 크기가 작을 경우에는 상기한 바와 같은 식으로 메사를 형성하기 전에 메사상의 전극(electrode-on-mesa)을 형성하는 것이 유리하다. 더 구체적으로, 이것은 장치의 크기가 약 4㎛보다 작을 경우에 특히 유리하다. 이것은 포토마스크의 정렬의 정확도가 포토리소그래피 처리에서 약 2㎛이기 때문이다. 정렬의 톨러런스(tolerance)가 각 측면에 대해 2㎛이면, 장치의 크기는 기존의 제조방법으로는 4㎛ 만큼 되어야 한다. 반면, 본 발명에 의하면, 포토 마스트의 정렬이 필요하지 않기 때문에, 이제 4㎛보다 작은 장치를 제공하는 것이 가능하다.
이제, 본 발명에 의한 반도체 광학 장치를 제조하는 방법을 사용하므로써 제공되는 자이로(gyro)를 이하에서 설명할 것이다.
먼저, 도파관(100)의 프로필을 가지는 반도체 레이저 장치가 도 2에 도시된 바와 같이 형성된다.
도 3은 도 2의 3-3선을 따른 단면도이다.
도 3을 참조하면, 기판(1), 한쌍의 클래딩 층(cladding layers)(2,4), 활성층(3) 및 한쌍의 전극(5,7)이 도시되어 있다.
전극들에 의해 장치에 전류가 주입되면 임계값을 초과하고, 이에 의해 레이저 발진을 일으킨다.
이 장치는 도 2에 도시된 바와 같이, 도파관을 가지고, 여기에서 한쌍의 레이저빔(1001,1002)이 반대 방향에서 우회적으로 전파하며 공존한다. 도 2에서 도면부호(104)는 거울을 나타낸다.
레이저 장치는 정전류로 구동되는 것으로 가정한다. 그러면, 레이저 장치가 회전 운동될 때, 제1 레이저빔(1001)과 제2 레이저빔(1002)은 발진 주파수에서 차이를 나타내어 사냑(Sagnac) 효과에 따라 서로 간섭하고, 이에 의해 비트를 생성한다. 이 비트는 레이저 장치에 인가된 전압의 변화, 더 정확하게는 전압 주파수의 변화로서 검출될 수 있으므로, 이것으로 대상의 각속도를 검출할 수 있다. 일본특허출원 공개 제57-43486호(U.S.특허 제4,431,308)와 제4-174317호는 이와 같은 전압 변화를 사용하여 대상의 각속도를 검출하는 기술을 기재하고 있다. 도 2에 도시된 바와 같이 대칭적인 프로필을 갖는 도파관에 있어서는 정상상태에서 어떤 비트도 발생하지 않음을 유의한다. 대신에, 레이저 장치는, 도 4에 도시된 바와 같이 테이퍼된 비대칭 프로필(tapered asymmetric profile)(103)을 제공하므로써, 정상상태가 유지될 때에도 제1 레이저빔(1001)과 제2 레이저빔(1002) 사이의 발진 주파수 차이가 있도록 형성될 수 있다. 이와 같은 구성으로, 정상 상태에서의 비트 주파수를 회전시의 비트 주파수와 비교하므로써 대상의 각속도 뿐만 아니라 회전감(sense of rotation)도 검출할 수 있다.
도파관은 도 2에 도시된 바와 같이 사각형 외형을 가질 수도 있지만, 대신에 원형이나 삼각형 또는 어떤 다른 다각형을 가져도 좋다. 또한, 도파관은 반드시 링형을 가질 필요는 없다. 도파관의 전체 측면은 레이저 발진이 효과적으로 발생하도록 총 반사면을 가지는 것이 바람직하다.
이제, 레이저 장치의 전압 신호 등의 변화를 검출하는 수단을 이하에서 설명할 것이다.
정전류원(3102)이 도입되어 도 31에 도시된 바와 같이 저항기(3101)에 의해 반도체 레이저(3100)의 레이저 장치에 접속된다. 그리고나서, 반도체 레이저(3100)의 전기 신호(이 경우에는 전압 신호)는 전압 검출 회로(3106)에 의해 검출된다.
필요하다면, 전압 팔로워(follower) 회로(3105)는 도 31에 도시된 바와 같은 식으로 보호 회로로서 배치되는 것이 바람직하다.
도 32는 정전류로 레이저를 구동하고 그 양극 전위의 변화를 판독하므로써 회전을 검출하기 위한 개략 회로도이다.
반도체 레이저(3100)의 양극은 보호 저항기(3202)에 의해 연산 증폭기(3202)에 접속되는 반면, 반도체 레이저(3100)의 음극은 연산 증폭기(3203)의 반전 입력 단자에 접속된다. 그리고나서, 전압 팔로워 회로(3105)는 통상적으로 마이크로컴퓨터로부터 인가되는 입력 전위(Vin)에 응답하여 신호(Vout)를 출력한다. 신호(Vout)는 각속도에 비례하는 비트 주파수를 포함하므로, 반도체 레이저의 회전은 통상적으로 기존의 주파수/전압 변환기 회로(F/V 변환기 회로)에 의해 이 신호를 전압으로 변환하므로써 검출될 수 있다.
도 33은 본 발명을 위해 사용될 수 있는 주파수/전압 변환기 회로의 개략 회로도이다. 이 회로는 트랜지스터, 다이오드들, 커패시터들 및 그 출력 전압(Vc2)이 다음 식에 의해 표현되는 저항기를 포함한다.
여기에서, Ei는 입력 전압의 피크피크(peak-to-peak)값을 나타내고, f는 비트 주파수를 나타낸다. 회로 파라미터들에 대해 C2>> C1과 R0C2f < 1을 만족시키는 값들을 선택하므로써, Vc2는 아래의 식에 의해 표현되어, 비트 주파수에 비례하는 전압 출력이 얻어질 수 있다.
이제, 전류의 변화를 통해 레이저 장치의 회전을 검출하는 구성을 이하에서 설명할 것이다.
전원으로서의 정전류원을 사용하여, 반도체 레이저를 통해 흐르는 전류의 변화를 검출하므로써 회전 레이저 장치의 각속도가 판정될 수 있다. 도 34 또는 도 35에 도시된 바와 같이 정전류원용 배터리를 사용하므로써 레이저 장치에 대해 소형 경량의 드라이브 시스템이 얻어질 수 있다. 도 34의 회로에서는, 반도체 레이저(3400)가 저항기(3401)에 직렬로 접속되어 반도체 레이저를 통해 흐르는 전류가 전기 저항기의 대향단 사이의 전압의 변화를 관찰하므로써 판정될 수 있다. 도 34에서, 도면 부호(3402)는 배터리를 나타내고, 도면 부호(3406)는 전압계를 나타낸다. 한편, 도 35에서, 반도체 레이저(3500)는 반도체 레이저를 통해 흐르는 전류를 직접 판정할 수 있도록 전류계(3506)에 직렬로 접속되어 있다. 도 35에서, 도면 부호(3501)는 전기 저항기를 나타낸다.
이제, 본 발명을 위해 비트 신호를 검출하는데 사용될 수 있는 또다른 회로 구성을 이하에서 설명할 것이다.
도 36은 반도체 레이저(3600)에 이것을 구동하기 위해 정전압이 인가되는 회전 검출용 회로의 회로도이고, 이에 의해 그 양극 전위에서의 변화를 판독하여 그 회전을 검출한다.
레이저(3600)의 양극은 저항기(3603)에 의해 연산 증폭기(3610)의 출력 단자에 접속되고 레이저(3600)의 음극은 기준 전위에서 접지된다.
예를 들어, 마이크로컴퓨터에 의해 연산 증폭기(3610)의 반전 입력 단자에 일정 전위(Vin)를 인가하므로써 정전압 드라이브 구성이 얻어질 수 있으므로, 전위가 저항기(3603)와 레이저(3600)에 일정하게 인가될 수 있다.
전기 저항기(3603)는 전압 팔로워 회로(3611)에 접속된다.
전압 팔로워 회로(3611)는 각속도에 비례하는 비트 주파수를 가지는 신호(Vout)를 출력하여, 기존의 주파수/전압 변환기 회로(F/V 변환기 회로)에 의해 이 주파수를 전압으로 변환하므로써 레이저 장치의 회전이 검출될 수 있다. 전기 저항기(3603)와 등전위의 점에서 얻어진 신호를 전압 팔로워 회로(3611)를 통과하지 않고 F/V 변환기 회로에 직접 인가하므로써 레이저 장치의 회전을 검출하는 것도 가능함은 말할 필요도 없다. 주파수 카운트 회로는 비트 신호 검출 회로로서 사용될 수 있다.
도 37은 도 36을 참조하여 상기한 바와 같은 정전압 드라이브 구성 뿐만 아니라 감산 회로(3715)를 갖는 회로도를 나타내고, 여기에서는 접지 전위가 그 신호용 기준 전위로서 취해진다.
도 37을 참조하면, 정전압(V1)은 예를 들어 마이크로컴퓨터에 의해 연산 증폭기(3710)의 반전 입력 단자에 입력된다. 도 37에서, 도면 부호(3700)는 레이저 장치를 나타내고, 도면 부호(3711, 3712)는 각 전압 팔로워를 나타내는 반면, 도면 부호(3703, 3716 ~ 3719)는 각각 전기 저항기를 나타낸다. 저항기(3716, 3717)는 동일한 전기 저항을 가지고, 마찬가지로 저항기(3718, 3719)도 동일한 전기 저항을 가진다.
전기 저항기(3703)의 대향단에서의 전위(V1, V2)는 전압 팔로워(3711, 3712)와 저항기(3716, 3718)에 의해 연산 증폭기(3720)의 반전 입력 단자와 비반전 입력 단자에 각각 인가된다. 이런 구성으로, 저항기(3703)에 인가된 전압(V2-V1(=V0))에서의 변화가 접지 전위를 기준 전위로 사용하여 검출될 수 있고, 이는 레이저 장치(3700)를 통해 흐르는 전류에서의 변화가 검출될 수 있음을 나타낸다.
그리고나서, 얻어진 신호를 F/V 변환기 회로를 통과하도록 하므로써 레이저 장치의 회전이 검출될 수 있다.
전원의 유형에 관계없이 도 38에 도시된 바와 같이 임피던스 미터(3809)에 의해 반도체 레이저(3800)의 임피던스에서의 변화를 직접 관찰하는 것도 가능하다. 도 38에서, 도면 부호(3801, 3802)는 각각 전기 저항기와 전원을 나타낸다. 이 구성으로, 레이저 장치에 인가된 단자 전압이나 레이저 장치를 통해 흐르는 전류가 관찰되는 경우와 달리 구동 전원의 노이즈의 영향이 감소될 수 있다.
이제, 예들을 나타내는 도면들을 참조하여 본 발명을 설명할 것이다.
(제1 실시예)
도 5a 내지 5h는 예 1의 본 발명에 의한 반도체 광학 장치를 제조하는 처리를 개략적으로 나타낸다. 이 예는 반도체 광학 장치로서 반도체 레이저를 제조하는 방법을 나타낸다. 이 예는 반도체 광학 장치로서 반도체 레이저를 제조하는 방법을 나타냄을 유의한다. 반도체 레이저를 제조하기 위해서, 먼저 복수의 반도체 층이 도 5a에 도시된 바와 같이 기판에 형성된다. 도 5a에는, 기판(1), 버퍼층(11), 광학 가이드층(12), 활성층(13), 또다른 광학 가이드층(14), 클래딩층(15) 및 캡층(16)이 도시되어 있다.
보다 구체적으로, 예1에서, n-InP 버퍼층(11, 0.05㎛ 두께), 1.3㎛의 콤포지션을 갖는 도핑되지 않은 InGaAsP 광 가이드층(12, 0.15㎛ 두께), 1.55㎛ 콤포지션을 갖는 도핑되지 않은 InGaAsP 광 가이드층(13, 0.1㎛ 두께), 1.3㎛ 콤포지션을 갖는 도핑되지 않은 InGaAsP 광 가이드층(14, 0.15㎛ 두께), P-InP 클래딩층(15, 2㎛ 두께) 및 1.4㎛ 콤포지션을 갖는 P-InGaAsP 캡층(16, 0.3㎛ 두께)가 도 5A에 도시된 금속 유기 기상 에피텍셜 성장 기법을 통해 n-InP 기판(1, 350㎛ 두께) 상에 성장되었다.
후속해서, Cr/Au 층(Cr = 5㎚ 두께, Au = 0.15㎛ 두께)가 증착 시스템에 의해 도2B에 도시된 캡층(16) 상에 애노드 전극(21)로서 형성되었다. 그 다음, SiN층(0.3㎛ 두께)가 플라즈마 CVD 시스템에 의해 도 5C에 도시된 바와 같이 애노드 전극(21) 상에 보호막(31)로서 형성되었다. 그 후, 포토레지스트 AZ-1350(상표명, Hoechst로부터 입수가능)이 스핀 코터에 의해 막두께 1㎛까지 보호막(SiN)상에 가해진 후 30분 동안 80℃에서 프리베이킹된 후, 웨이퍼 상에 놓인 마스크와 더불어 노광되어 광화학적으로 현상 및 린싱되어, 도 5D에 도시된 바와 같이 보호막(31)의 일부 상에 에칭 마스크(41)을 생성하였다.
그 다음, 보호막(SiN, 31)이 CF4개스를 이용하여 반응성 이온 에칭 시스템에서 에칭되었다. 후속해서, 개스를 Ar 개스로 전환시켜 Au가 에칭되고, 다시 개스를 CF4로 전환시켜 Cr이 에칭되었다. 이러한 처리 결과, 애노드 전극(21)이 에칭되어 도 5E에 도시된 바와 같이 에칭 마스크(41)에 의해 피복된 영역을 제외한 캡층(16)을 노출시켰다. 그 다음, 다시 한번 이러한 조건 하에서 반응성 이온 시스템 내에 웨이퍼가 도입되어 염소 개스를 사용하여 5㎛ 깊이까지 에칭되었다. 도 5F는 이러한 에칭 공정에 놓인 웨이퍼를 도시한다. 에칭 마스크(41)이 형성되지 않은 영역에서, 모든 보호막(31), 애노드 전극(21), 및 반도체 층은 에칭되었다.
에칭 공정이 완료된 후, 플라즈마 애슁 시스템 내에 웨이퍼가 도입되어 산소 플라즈마를 사용하여 에칭 마스크(41)이 제거된다. 그 다음, 버퍼링된 불화수소산을 사용한 습식 에칭에 의해 보호막(31)이 제고되었다. 이러한 방식으로, 애노드 전극(21)이 도 5G에 도시된 메사의 꼭대기와 같은 크기로 성형되었다. 마지막으로, 피착후 수소 환경에서 어닐링하여 오옴 접촉을 이룸으로써 도 5H에 도시된 바와 같이 n-InP 기판(1)의 하부면 상에 캐쏘드(22)로서 AuGe/Ni/Au층이 형성되어, 완성된 반도체 레이저가 만들어졌다. 애노드의 접촉 저항 및 캐쏘드의 접촉 저항은 0.5Ω 이하로 유지되었으며, 이는 훌륭한 오옴 접촉이 이루어졌음을 가리킨다.
상술한 바와 같이, 반도체 층이 그 두께와 콤포지션이 정확히 제어될 수 있도록 예1에서의 결정 성장 기법에 의해 형성되었다. 이 예에서는 공지된 종래의 제조 방법과는 달리 메사(50)을 형성한 후에 "메사상 전극"을 형성할 필요가 없기 때문에, 반도체층을 에칭할 때 마스크(41, 예를 들어, 포토레지스트)에 대한 반도체층의 에칭 감도가 낮은 경우에도 전극의 표면이 만족스럽게 보호될 수 있다.
높은 에칭 감도가 보장된다면 보호막(31)이 필요없다는 것은 말할 필요도 없다.
보호막(31)은 SiO2또는 SiN과 같은 유전체 또는 절연 재료로 만들어진다면 건식 에칭 공정을 잘 견딜 수있다. 후속예를 참조하여 이후에 기술되겠지만, 에칭 마스크(41)에 대한 반도체층의 에칭 감도가 낮다면, 반도체층을 에칭할 때 이러한 특성을 이용하여 보호막(31)을 노출시키도록 에칭 마스크(41)을 완전히 제거하는 것이 가능하다. 이와 같은 경우에, 제조공정이 상당히 단순화될 수 있도록 에칭 동작후 에칭 마스크를 제거할 필요가 없다.
이 예에서, 보호막(31), 애노드 전극(21), 및 반도체층은, 포토레지스트 등으로 만들어진 포토 레지스터등으로 이루어진 에칭 마스크(41)가 없는 영역에서 순차적으로 에칭된다. 따라서, 메사의 상부면과 전극의 상부면은 에칭후에 실질적으로 동일한 크기를 가진다. 추가적으로, 메사상에 전극을 형성한 후에 마스크는 정렬될 필요가 없기 때문에, 자기-정렬 공정을 사용한 제조 방법이 실현될 수 있다.
전극이 형성된 메사의 상부면이 매우 작다면 전극은 메사상에 용이하게 형성될 수 있다. 따라서, 본 발명에 따르면, 향상된 위치 정밀도와 감소된 제조 단계수를 갖는 반도체 광학 장치가 제공된다.
(제2 실시예)
도 6A 내지 6H는 예2의 발명에 따른 반도체 장치 제조 공정을 도시한다. 제2 예는 캐쏘드(22)가 도 6A에 도시된 기판(1)상에 먼저 형성된다는 점에서 상술한 제1 예와는 다르다. 도 6B 내지 6H에 도시된 다른 공정 단계들은 예1에서와 동일하다. 이 예에서 애노드(21)의 접촉 저항 및 캐쏘드(22)의 접촉 저항은 제1 예에서와 동일하다. 즉, 캐쏘드는 기판(1) 상에 먼저 형성될 수 있다.
(제3 실시예)
도 7A 내지 7H는 예3의 발명에 따른 반도체 광학 장치를 제조하는 공정을 개략적으로 도시한다. 제3예는 에칭 마스크(41)을 완전히 제거하고 도 7F에 도시된 바와 같이 보호막(31)을 노출시키기 위해 에칭 마스크(41)에 대한 반도체층의 에칭 감도가 낮게 책정된다는 점에서 상술한 예1과는 다르다. 예를 들어, 낮은 에칭 감도는 반응성 빔 에칭 공정에서 높은 가속 전압을 사용하여 얻어질 수 있다. 나머지는 도 7A 내지 7E, 7G 및 7H를 통해 예1과 동일하다. 이 예는 예1보다 더 단순화되어 있는데, 이는 반도체층을 에칭한 후에칭 마스크(41)을 제거하는 단계는 생략될 수 있기 때문이다. 이 예에서 얻어진 애노드(21)의 접촉 저항과 애노드(22)의 접촉 저항은 예1에서와 동일하다.
(제4 실시예)
도 8A 내지 8H는 예4의 발명에 따른 제조 공정을 개략적으로 도시한다. 제4 예는 캐쏘드(22)가 도 8A에 도시된 기판(1)상에 먼저 형성된다는 점에서 상술한 제3 예와는 다르다. 나머지는 도 8B 내지 8H를 통해 제3 예와 동일하다. 이 예에서 얻어진 애노드(21)의 접촉 저항과 캐쏘드(22)의 접촉 저항은 제1예에서와 동일하다.
(제5 실시예)
도 9A는 예5의 발명에 따른 반도체 광학 장치를 제조하는 공정을 개략적으로 도시한다. 제5 예는, 에칭 마스크를 완전하게 제거하고 도 9E에 도시된 보호막(31)을 노출시키기 위해 에칭 마스크(41)에 관련한 보호막(31) 또는 애노드(21)의 에칭 감도가 잔게 취해진다는 점에서 상술한 예1과는 다르다. 예를 들어, 에칭 마스크(41)에 관련한 보호막(31) 또는 애노드(21)의 낮은 에칭 감도는, 반응성 이온 빔 에칭 공정 동안에 높은 가속 전압을 사용하여 얻어질 수 있다.
그 외에는, 이 예는 도 9A 내지 도9D와, 도9F 내지 도 9H를 통해 제1 예와 동일하다.
(제6 실시예)
도 10A 내지 10H는 예6에 도시된 발명에 따른 반도체 광학 장치를 제조하는 공정을 개략적으로 도시한다. 이 제6 실시예는 캐쏘드(22)가 도 10A에 도시된 기판(1) 상에 우선 형성된다는 점에서 상술한 제5 실시예와는 다르다. 그 외에는, 도 10B 내지 도 10H를 통해 제5 실시예와 동일하다. 이 예에서 얻어진 애노드(21)의 접촉 저항과 캐쏘드(22)의 접촉 저항은 제1 실시예에서와 동일하다.
(제7 실시예)
도 11A는 도 7의 발명에 따른 반도체 광학 장치를 제조하기 위한 공정을 개략적으로 도시하고 있다. 제7 실시예는 도 11C에 도시된 바와 같이 에칭 마스크가 애노드(21) 상에 형성된다는 점에서 상술한 제1 실시예와는 다르다. 보다 구체적으로, 이 예에서는 보호막을 사용하는 것이 필요없는데, 이는 에칭 마스크(41)에 관련한 반도체 층 및 애노드(21)의 에칭 감도를 높게 취하기 때문이다. 그 외에는, 이 예는 도 11A, 도 11B 및 도 11E 내지 도 11G를 통해 제1 실시예와 동일하다. 이 예는 제1 실시예보다 훨씬 단순화되어 있는데, 이는 보호막을 형성하는 단계와 이를 에칭하여 제거하는 단계를 생략할 수 있기 때문이다. 이 예에서 얻어진 애노드(21)의 접촉 저항과 캐쏘드(22)의 접촉 저항은 제1 실시예에서와 동일하다.
(제8 실시예)
도 12A 내지 12G는 예8의 발명에 따른 반도체 광학 장치를 제조하는 공정을 개략적으로 도시하고 있다. 이 제8 실시예는 도 12A에 도시된 바와 같이 캐쏘드(22)가 기판(1) 상에 우선 형성된다는 점에서 상술한 제7 실시예와는 다르다. 그 외에는, 이 예는 12B 내지 12G를 통해 제7 실시예와 동일하다. 이 예에서 얻어진 애노드(21)의 접촉 저항 및 캐쏘드(22)의 접촉 저항은 제1 예에서와 동일하다.
부수적으로, 상술한 각각의 예에서 반도체 광학 장치로서 반도체 레이저가 준비되었다. 본 발명은 발광 다이오드 및 수퍼-루미네선스 다이오드와 같은 발광 장치, 포토 다이오드 및 애벌란치-포토 다이오드와 같은 광 검출 장치, 광학 필터, 광학 스위치 및 광 변조기를 제조하는데에도 역시 사용될 수 있다는 것은 말할 필요가 없다. 또한, 상술한 예에서 InGaAs형의 반도체 재료가 사용되었지만, GaAS형, ZnSe형, InGan형, AlGaN형등의 재료가 사용될 수도 있다. 또한, 애노드, 캐쏘드, 및 보호막용 재료도 이들이 상술한 특성을 유지할 수 있다면 다른 재료로 대체될 수 있다. 마지막으로, 활성층은 벌크 구조로만 제한되지 않으며, 단일 양자 우물 구조 또는 다중-양자 우물 구조를 가질 수도 있다.
이제, 본 발명의 반도체 광학 장치를 제조하는 방버베 의해 준비된 링-공진형 반도체 레이저가 제공된 광 자이로가 이하에 예로서 기술될 것이다.
(제9 실시예)
도 13 내지 도 21은 본 발명에 따른 링-공진기형 반도체 레이저가 제공된 광 자이로를 제조하기 위한 제조 공정을 개략적으로 도시한다.
도 13 내지 도 21을 참조하면, 우선 다층 구조를 가진 기판이 준비된다. 이 다층 구조는, 활성층을 사이에 끼고 있는 한 쌍의 광 가이드 층(123)을 갖는 n-GaAs 기판(101) 상에 형성된 Al0.3Ga0.7As/GaAs의 3개층들로 된 다중 양자 우물 구조를 갖는 활성층(113)을 포함한다. 상기 한쌍의 광 가이드 층은 p-Al0.5Ga0.5As의 클래딩층(115) 및 n-Al0.5Ga0.5As의 또다른 클래딩층(115) 사이에 끼어 있다.(도 13) 도 13의 참조번호(111)은 기판(101) 상에 형성된 n-GaAs의 버퍼층을 가리키며, 참조번호(116)은 상부 클래딩층(115) 상에 형성된 p-GaAs로 된 캡층을 가리킨다.
그 다음, Cr/Au(또는 Ti/Pt/Au)다 애노드(121)로서 캡층(116) 상에 형성되었다.(도 14) 그 후, 도 15에 도시된 바와 같이 포토레지스터(141)이 코팅되었고 패터닝 동작이 수행되었다. 그 다음, 애노드(121)이 마스크로서 패터닝된 포토레지스터(141)을 사용한 건식 에칭하에 놓었다.(도 16)
후속해서, 반도체층이 건식 에칭에 의해 제거되었고(도 17), 포토레지스터(141)이 제거되었다.(도18)
버퍼층(111)이 도 17에 남아있지만, 별도로는 에칭 아웃될 수 있다. 포토레지스트층을 제거한 이후에, 수소 분위기에서 어닐링이 수행되어 이를 합금으로 변환시킨다.
기판을 폴리싱한 이후에, 캐소드(122)는 원하는 대로 AuGeNi/Au를 피착함에 의해 형성된다(도 19). 다음으로, 수소 분위기에서의 어닐링이 다시 수행되어 합금으로 변환시킨다. 그러므로, 단자(150)는 전류, 전압 또는 임피던스의 변화의 형태로 반도체 레이저에서 생성된 비트 신호를 검출하도록 정렬된다(도 20). 단자(150)로부터의 비트 신호 출력은 검출 회로(도시 없음)에 의해 전류, 전압 또는 임피던스의 변화의 형태로 검출된다.
그러므로, 도 21에 도시된 것처럼 공진형 반도체 레이저(200)를 갖는 광 자이로가 형성된다. 도 21은 활성층(113)만이 도시되며 이를 샌드위칭하는 클래딩층 등은 도 21에서 생략되었다. 도 21에서의 참조 번호 151은 아노드로부터 연장된 배선을 표시하며 전류 주입 등을 위해 이용된다.
도 21에 도시된 구성을 갖는 링-공진기 형 반도체 레이저에서, 레이저 빔은 반대 방향으로 순환적으로 전파한다. 레이저가 회전하는 경우, 반도체 레이저의 2 빔은 서로 간섭하여 발진 주파수를 변환하여, Sagnac 효과로 인한 비트를 생성한다. 비트에서의 변화는 전류, 전압 또는 임피던스의 형태로 검출될 수 있어서, 대상물의 각속도를 검출하기 위한 광 자이로를 제공한다.
전류가 상술한 구성을 갖는 반도체 레이저로 아노드(121)를 통해 주입되는 경우, 반도체와 주변 대기 사이의 계면에서 이들의 굴절률이 다른 관계로 반사가 발생한다. 반도체의 굴절률이 3.5인 경우, 계면의 법선과 레이저 빔 사이의 각이 16.6 또는 그 이상인 경우 전반사가 발생한다.
전반사를 발생시키는 발진 모드는 미러 손실의 부재로 인해 발진 모드의 경우보다 적은 발진 임계 이득을 가져서 낮은 전류 주입 레벨에서 발진이 시작된다.
또한, 이득은 이러한 발진 모드에서 집중되어 다음 모드에서의 발진을 효과적으로 억제한다. 반도체 레이저(200)를 포함하고 반경이 10㎛인 장치에서, 발진 임계 전류는 활성층의 두께가 0.1㎛인 경우 0.8㎛이다. 초 당 30도 회전하는 경우 - 이는 구동 전류가 3mA 카메라의 흔들림 또는 자동차의 진동과 동일함 - , 전극 단자에서 진폭이 100mV이고 주파수가 43,.0Hz인 전압을 갖는 신호가 얻어진다.
(제10 실시예)
이제, 도 22에서 개략적으로 도시된 것과 같은 동공 링-공진기형 반도체 레이저를 갖는 광 자이로를 마련하는 방법이 도 23 내지 30을 통해 설명된다.
먼저, 다층 구조를 갖는 기판이 준비된다. 다층 기판은 n-GaAs 기판(101) 상에 형성된 Al0.3Ga0.7As/GaAs의 3개 층의 다층 양자 우물 구조를 갖는 활성층(113)을 포함하고, 한 쌍의 Al0.3Ga0.7As의 광 가이드층(123)이 활성층을 샌드위치하고, 또한 p-Al0.5Ga0.5As의 클래딩층(115)와 n-Al0.5Ga0.5As의 다른 클래딩층(112)에 의해 샌드위치된다(도 23). 도 23의 참조 번호 111은 기판(101) 상에 형성된 n-GaAs 버퍼층을 표시하고, 참조 번호 116은 상부 클래딩층(115) 상에 형성된 p-GaAs로 제조된 캡층을 표시한다.
다음으로, Cr/Au(또는 Ti/Pt/Au)는 아노드(121)로서 캡 층(116) 상에 형성된다(도 24). 그후, 포토레지스트(141)는 그 위에 코팅되고 도 25에 도시된 것처럼 패터닝 동작이 수행된다. 다음으로, 아노드(121)가 마스크로서 패터닝된 포토레지스트(141)를 이용하는 건식 에칭 동작이 된다(도 26).
순차적으로, 반도체층이 건식 에칭에 의해 제거되고(도 27), 포토레지스트는 필링-오프(peeled-off)된다(도 28). 버퍼층(111)가 도 27에서 남아있지만, 별도로는 에칭될 수 있다. 포토레지스트 층을 필링 오프한 이후에, 수소 분위기에서 어닐링이 수행되어 합금으로 변환한다. 기판을 폴리싱한 이후에, 캐소드(122)는 AuGeNi/Au를 피착함에 의해 형성된다(도 29). 다음으로, 수소 분위기에서의 어닐링이 다시 수행되어 합금으로 변환시킨다. 그 후, 단자(150)는 반도체 레이저내에서 생성된 비트 신호를 전류, 전압 또는 임피던스의 변화의 형태로 검출하도록 정렬된다(도 30). 단자(150)로부터 출력된 비트 신호는 검출 회로(도시 없음)에 의해 전류, 전압 또는 임피던스의 변화의 형태로 검출된다.
그러므로, 도 22에 도시된 것과 같은 링 공진기형 반도체 레이저(200)를 갖는 광 자이로가 형성된다. 도 22는 활성층(113)만을 도시하며 이를 샌드위치하는 클래딩층 등은 도 22에서 생략되었다.
도파관이 5㎛ 폭을 갖고 각각의 측 방향이 400㎛의 길이를 갖는 경우, 발진 임계값이 4mA이다. 초 당 30도 회전되는 경우, 이는 카메라의 떨림 또는 자동차의 진동과 동일한 데, 100mV의 진폭 및 860Hz의 주파수를 갖는 전압을 갖는 신호가 전극 단자로부터 얻어진다. 그러므로, 낮은 발진 임계 전류를 갖는 광 자이로가 실현된다. 활성층이 링형이어서 활성층의 용적을 감소하고 이 예에서는 저전류로 장치를 구동하지만, 저전류로 구동될 수 있는 장치는 또한 양자(proton)과 같은 이온을 전기 저항을 상승시키도록 반도체 레이저의 중심부에 주입함에 의해 실현될 수 있어서, 전류는 동공 실린더형 형태를 이용하지 않고 장치의 원주 영역으로 거의 주입된다.
도파관이 테이퍼링되고 도 4에 도시된 것처럼 비대칭인 경우, 장치는 고정되어 있는 경우라도 비트 주파수를 생성한다. 다음으로, 장치는 각속도 외에도 회전의 감도를 검출하기 위해 이용될 수 있다.
공지된 F/V 변환기 회로는 레이저 장치의 단달기 전압의 주파수의 변화를 검출하기 위해 정렬될 수 있다.
메사(mesa) 구조를 형성하기 위해 이용될 수 있는 에칭 기술은 상술한 반응성 이온 빔 에칭(RIBE)외에도 습식 에칭, 개스 에칭, 플라즈마 에칭, 스퍼터링 에칭 및 반응성 이온 에칭(RIE)을 포함한다.
본 발명에 따른 활성층을 형성하기 위해 이용될 수 있는 재료는 GaAs, InP, ZnSe, AlGaAsSb, InAsSbP, PbSnTe, GaN, GaAlN, InGaN, InAlGaN, GaInP, GaInAs 및 SiGe를 포함한다.
본 발명에 이용될 수 있는 반도체 레이저의 활성층의 구조는 벌크 구조에 제한되지 않고, 단일 양자 우물 구조(SQW) 또는 멀티 양자 우물 구조(MQW)가 선택적으로 이용될 수 있다.
양자 우물형 레이저가 본 발명의 목적에 따라 이용되는 경우, 양호하게는 스트레인된(strained) 양자 우물 구조를 가질 것이다. 예를 들면, 활성층은 약 1%의 압축 스트레인을 갖는 8개의 InGaAsP 양자 우물층 및 InGaAsP를 채용함에 의해 형성될 수 있다. 별도로, MIS 구조가 본 발명의 목적에 이용될 수 있다.
기판에 대해서는, 임의의 기판이 원하는 재료가 그 위에 성장될 수 있도록 본 발명의 목적에 이용될 수 있다. 본 발명의 목적에 이용될 수 있는 기판은 SiC 기판, 4H-SiC 기판, 6H-SiC 기판, 사파이어 기판, 실리콘 기판 및 SOI 기판 외에도 GaAs 기판, InP 기판, GaSb 기판, InAs 기판, PbTe 기판, GaN 기판, ZnSe 기판, 및 ZnS 기판과 같은 화합물 반도체 기판을 포함한다.
본 발명에 따른 반도체 레이저의 활성층을 형성하기 위해 이용될 수 있는 기술은 액상 에피텍시(LPE), 분자 빔 에피텍시(MBE), 금속 유기 기상 에피텍시(MOCVD, MOVPE), 원자층 에피텍시(ALE), 금속 유기 분자 빔 에피텍시(MOMBE) 및 화학 빔 에피텍시(CBE)를 포함한다.
본 발명에 따른 반도체 레이저의 아노드용으로 이용되는 재료는 Cr/Au, Ti/Pt/Au 및 AuZn/Ti/Pt/Au를 포함한다. 본 발명에 따른 반도체 레이저의 캐소드용으로 이용되는 재료는 AuGe/Ni/Au 및 AuSn/Mo/Au를 포함한다.
본 발명은 상술한 기술 및 재료에 국한되는 것은 아니다.
기판 및/또는 활성층의 도전성에 따른 도면에 도시된 것과 관련하여 전극을 반대로 배치하는 것도 가능하다.
더 상세하게는, 캐소드가 도면의 기판 아래에 위치되고, 아노드 및 캐소드는 기판의 유형에 따라 도면에 도시된 것과 관련하여 반대로 배치될 수 있다.
반도체 레이저를 열로부터 보호하기 위하여, 반도체 레이저 칩은 양호하게는 방열 부재(히트 싱크) 상에 장착된다. 히트 싱크로는 Cu, Si, SiC, AlN 또는 다이아몬드등이 사용될 수 있으나, 이들로만 제한되는 것은 아니다. 필요하다면, 장치의 온도를 제어하기 위해 펠티어 소자가 사용될 수도 있다.
반도체 레이저의 완전 반사를 보장하고 반도체 레이저의 열화를 방지하기 위하여 절연막(코팅막)은 양호하게는 반도체의 측면상에 형성될 수 있다. 본 발명의 목적을 위한 절연막으로 사용될 수 있는 재료에는 아몰퍼스 실리콘(α-실리콘)과 더불어 SiO2, SiN, Al2O3, 및 Si3N4가 포함된다.
상세히 설명한 바와 같이, 본 발명에 따르면, 메사 및 전극의 상부 표면은 마스크 정렬의 필요성을 없애기 위해 거의 동일한 크기를 가질 수있다. 즉, 본 발명은, 반도체 광학 레이저의 메사 상에 형성될 전극을 위한 자기정렬 공정을 포함하는 반도체 장치를 제조하는 방법을 제공한다. 따라서, 그러므로, 본 발명에 따른 반도체 장치의 제조 방법은 고도의 위치적 정확성을 보장하고 제조 단계를 줄인다.
(제11 실시예)
광 경로를 절환하기 위한 광학 스위치는 광학 수정(photonic crystal)을 이용함에 의해 구성될 수 있다. 광학 결정은 크기가 발진 파장(GaAs 수정에서 0.85㎛의 발진 파장을 갖는 레이저 빔의 파장은 0.85㎛/3.5=0.243㎛)과 실질적으로 동일한 크기를 갖는 단위 구조가 주기적으로 정렬되는 구조를 갖는다. 그러므로, 본 발명은 그러한 작은 구조를 전기적으로 제어하기에 상당히 양호한 제조 방법을 제공한다. 굴절률은 빔의 전파 방향이 Snell의 법칙에 따라 개조되도록 광학 수정내에 전류를 순방향 바이어스로 주입하거나 또는 반대로 바이어스된 전압을 인가함에 의해 변조될 수 있다.
따라서, 본 발명에 따르면, 향상된 위치 정밀도와 감소된 제조 단계수를 갖는 반도체 광학 장치가 제공된다.

Claims (18)

  1. 반도체 디바이스 제조 방법에 있어서,
    적어도 하나의 반도체층을 구비한 부재를 기판 상에 제작하는 단계;
    상기 반도체층 상에 전극층을 형성하는 단계;
    상기 전극층 상에 에칭 마스크를 형성하는 단계; 및
    상기 전극층과 상기 반도체층을 에칭하여 메사 프로필(mesa profile)을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 에칭 마스크는 상기 전극층 상에 보호 박막을 형성한 후에 형성되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  3. 제2항에 있어서, 상기 보호 박막은 절연 박막과 유전체 박막으로 이루어진 군으로부터 선택된 것을 특징으로 하는 반도체 디바이스 제조 방법.
  4. 제1항에 있어서, 상기 메사 프로필을 형성한 후에 상기 기판의 하부면 아래에 전극층이 형성되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  5. 제1항에 있어서, 상기 반도체는 다층 구조인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  6. 제1항에 있어서, 상기 반도체층은 하부 클래딩층, 활성층, 및 상부 클래딩층을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  7. 제1항에 있어서, 상기 메사 프로필을 형성한 후에 상기 에칭 마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  8. 제1항에 있어서, 상기 에칭 마스크 아래의 상기 보호 박막은 상기 전극층과 상기 반도체층을 에칭한 후에 노출되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  9. 제1항에 있어서, 상기 에칭 마스크는 포토레지스트로 만들어진 것을 특징으로 하는 반도체 디바이스 제조 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 따른 방법에 의해 제조된 반도체 디바이스.
  11. 제1항 내지 제9항 중 어느 한 항에 따른 방법에 의해 제조된 반도체 디바이스에 있어서, 상기 메사로 각각 구성된 상기 반도체층과 상기 전극층은 동일한 폭을 갖는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  12. 제1항에 따른 반도체 디바이스 제조 방법에 의해 제조된 링 공진기형 반도체 레이저를 포함하는 자이로.
  13. 제12항에 있어서, 상기 레이저는 링형 활성층을 구비한 것을 특징으로 하는 자이로.
  14. 제12항에 있어서, 상기 레이저는 그 도파관 내에 비대칭 테이퍼부를 구비한 것을 특징으로 하는 자이로.
  15. 제12항에 따른 방법에 의해 제조된 링 공진기형 반도체 레이저와, 상기 반도체 레이저에서 발생된 비트 신호를 전류, 전압 및 임피던스로 이루어진 군으로부터 선택된 요소의 변화 형태로 검출하기 위한 수단을 포함하는 광자이로.
  16. 반도체 광디바이스 제조 방법에 있어서,
    기판 상에 적어도 하나의 반도체층을 형성하는 제1 박막 형성 단계;
    상기 반도체층 상에 제1 전극 재료의 박막을 형성하는 제2 박막 형성 단계;
    상기 제1 전극 재료 상에 보호 박막을 형성하는 제3 박막 형성 단계;
    에칭 마스크를 선택적으로 형성하는 단계;
    상기 보호 박막을 선택적으로 에칭하는 제1 에칭 단계;
    상기 제1 전극 재료를 선택적으로 에칭하는 제2 에칭 단계;
    상기 반도체층을 소정 깊이로 에칭하는 제3 에칭 단계;
    상기 에칭 마스크와 상기 보호 박막을 제거하는 단계; 및
    상기 기판 상에 제2 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 광디바이스 제조 방법.
  17. 제16항에 있어서, 상기 에칭 마스크는 상기 제2 및 제3 에칭 단계로 이루어진 군으로부터 선택된 단계에서 상기 보호 박막을 노출시키기 위하여 완전히 제거되는 것을 특징으로 하는 반도체 광디바이스 제조 방법.
  18. 제1항에 있어서, 상기 부재는 적어도 하나의 반도체층을 구비한 웨이퍼인 것을 특징으로 하는 반도체 디바이스 제조 방법.
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