KR20010010009A - 동기 반도체 메모리 장치의 데이터 출력회로에 적합한 제어신호 발생회로 - Google Patents

Abstract

내부 아웃 인에이블 신호에 응답하여 내부 데이터 DATA를 출력데이터 DOUT로서 출력하는 동기 반도체 메모리 장치의 데이터 출력회로에 적합한 제어신호 발생회로가 개시된다. 그러한 회로는, 상기 내부 데이터 DATA를 생성하는데 필요한 클럭제어신호 KDATA를 소오스 클럭에 응답하여 생성하는 클럭제어신호 발생부와; 출력데이터 DOUT가 정상적으로 출력되도록 상기 클럭제어신호 KDATA의 생성시점과 타이밍을 맞추기 위해, 상기 내부 아웃 인에이블 신호 iOE를 생성하는데 필요한 출력인에이블 제어신호 OE를 상기 클럭제어신호 발생부의 상기 소오스 클럭에 응답하여 생성하는 출력인에이블 제어신호 발생부를 구비함에 의해, 내부 아웃 인에이블 신호와 출력데이터 DOUT간의 타이밍 스큐가 최소화되어 데이터 출력회로의 퍼포먼스가 향상된다.

Description

동기 반도체 메모리 장치의 데이터 출력회로에 적합한 제어신호 발생회로 {Control signal generating circuit for use in data output circuit in synchronous semiconductor device}

본 발명은 반도체 메모리 장치의 데이터 출력분야에 관한 것으로, 특히 동기 반도체 메모리 장치의 데이터 출력회로에 적합한 제어신호 발생회로에 관한 것이다.

통상적으로, 반도체 메모리 장치의 데이터 출력버퍼는 리드동작시에 데이터를 외부로 출력하는 기능을 한다. 리드동작시 개방되어 있던 상기 데이터 출력버퍼는 시스템 데이터 버스의 충돌을 방지하기 위하여 라이트 동작에서는 닫혀진다. 상기 데이터 출력버퍼의 개폐를 제어하는 제어신호를 인가해주는 방식은 크게 칩의 외부에서 비동기로 인가해주는 방식과 내부에서 인가해주는 방식으로 나누어진다. 이 중 내부에서 생성한 제어신호 예컨대 내부 아웃 인에이블 신호 iOE를 상기 출력버퍼에 인가하는 방식은 보다 고속화되고 있는 동기타입 스태이틱 랜덤억세스 메모리 (synchronous SRAM)에 적합한 것으로 알려져 있다. 왜냐하면, 메모리 장치가 자동으로 리드동작에서만 데이터 출력버퍼를 인에이블 시키고, 리드동작이 아닌 동작모드에서는 상기 데이터 출력버퍼를 하이 임피던스 HiZ로 만들어 주기 때문이다.

상기 내부 아웃 인에이블 신호 iOE를 상기 출력버퍼에 인가하는 방식에 있어서, 신호들간의 타이밍 스큐(skew)가 우선적으로 고려되어야 한다. 즉, 도 1과 같이 종래의 출력버퍼(10)에서 출력되는 출력데이터 DOUT에 대한 2진정보(하이 또는 로우)를 결정해주는 내부 데이터 DATA와 상기 출력버퍼(10)의 인에이블 또는 디세이블을 제어하는 내부 아웃 인에이블 신호 iOE간의 타이밍 스큐가 설정된 마진내에 있도록 하여야만 한다. 타이밍 스큐가 설정된 마진내에 있지 아니하면 출력데이터 DOUT는 스피드 변화를 갖게 되므로 에러가 유발될 수 있다.

내부 아웃 인에이블 신호와 출력데이터 DOUT간의 타이밍 스큐에 대한 다양한 케이스를 설명하기 위해 도시된 타이밍도인 도 2를 참조하여 출력데이터 DOUT의 스피드 변화(variation)의 유형을 설명한다. 도 2에서, 레지스터등에 래치된 내부 데이터 DATA가 파형 DATA의 타이밍으로서 주어질 때 가장 이상적인 타이밍 스큐는 첫 번째 경우이다. 즉, 내부 아웃 인에이블 신호 iOE가 파형 iOE1의 타이밍으로 인가될 경우에 도 1에서 보여지는 바와 같은 출력버퍼(10)에서 출력데이터 DOUT1이 정상적으로 출력될 수 있다. 그러나, 두 번째의 경우처럼 내부 아웃 인에이블 신호 iOE가 파형 iOE2의 타이밍으로 인가되어 내부 데이터 DATA보다 늦은 경우에는 첫 번째의 출력데이터 DOUT2에서 스피드 딜레이가 발생하므로 시스템의 데이터 캐취에 대한 셋업타임(set-up time) 마진(margin)을 감소시키는 문제가 야기된다. 또한 세 번째의 경우처럼 내부 아웃 인에이블 신호 iOE가 파형 iOE3의 타이밍으로 인가되어 내부 데이터 DATA보다 빠르게 되는 경우에는 마지막번째의 출력데이터 DOUT3에 대한 출력 홀드타임(hold time)이 감소되어 시스템의 데이터 캐취에 대한 홀드타임 마진을 감소시키는 문제가 야기된다. 결국, 고 주파수 환경에서 셋업/홀드 마진을 설정된 대로 유지시켜주기 위해서는 내부 데이터 DATA와 내부 아웃 인에이블 신호 iOE간의 타이밍 스큐를 최소화하는 것이 필요해진다.

따라서, 본 발명의 목적은 상기한 문제를 해소할 수 있는 회로를 제공함에 있다.

본 발명의 다른 목적은 내부 아웃 인에이블 신호와 출력데이터간의 타이밍 스큐를 최소화할 수 있는 동기 반도체 메모리 장치의 데이터 출력회로에 적합한 제어신호 발생회로를 제공함에 있다.

상기한 목적들 및 타의 목적을 달성하기 위한 본 발명에 따라, 내부 아웃 인에이블 신호에 응답하여 내부 데이터 DATA를 출력데이터 DOUT로서 출력하는 동기 반도체 메모리 장치의 데이터 출력회로에 적합한 제어신호 발생회로는,

상기 내부 데이터 DATA를 생성하는데 필요한 클럭제어신호 KDATA를 소오스 클럭에 응답하여 생성하는 클럭제어신호 발생부와; 출력데이터 DOUT가 정상적으로 출력되도록 상기 클럭제어신호 KDATA의 생성시점과 타이밍을 맞추기 위해, 상기 내부 아웃 인에이블 신호 iOE를 생성하는데 필요한 출력인에이블 제어신호 OE를 상기 클럭제어신호 발생부의 상기 소오스 클럭에 응답하여 생성하는 출력인에이블 제어신호 발생부를 구비함을 특징으로 한다.

상기한 구성에 의해, 내부 데이터 DATA를 생성하는 클럭제어신호 KDATA와 내부 아웃 인에이블 신호 iOE를 생성하는 제어신호 OE를 동일한 소오스로서 클럭킹하여 생성하는 구조가 이루어지므로 내부 아웃 인에이블 신호와 출력데이터 DOUT간의 타이밍 스큐가 최소화된다.

도 1은 통상적인 데이터 출력회로의 개략적 블록도,

도 2는 도 1의 동작 타이밍과도 관련된 것으로서 내부 아웃 인에이블 신호와 출력데이터 DOUT간의 타이밍 스큐에 대한 다양한 케이스를 설명하기 위해 도시된 타이밍도, 및

도 3 및 도 4는 본 발명의 실시예들에 따라 데이터 출력회로와 연결된 제어신호 발생회로의 블럭도들.

상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.

도 3을 참조하면, 본 발명의 일 실시예에 따라 데이터 출력회로와 연결된 제어신호 발생회로의 블록도가 도시된다.

데이터 출력회로로서 데이터 출력버퍼 (30)는 레지스터(31), 지연기(32), 및 출력드라이버(33)로 구성된다. 상기 레지스터(31)에 인가되는 리드 데이터는 반도체 메모리 장치의 메모리 셀의 데이터를 감지증폭하는 메인 센스앰프에서 제공되는 센스앰프출력 데이터이다. 상기 레지스터(31)는 클럭제어신호 KDATA에 응답하여 상기 센스앰프출력 데이터를 래치 및 버퍼링하여 상기 내부 데이터 DATA로서 출력한다. 지연기(32)는 출력인에이블 제어신호 OE를 수신하여 상기 레지스터(31)의 지연타임만큼 지연을 행한 후 내부 아웃 인에이블 신호 iOE로서 출력한다. 상기 지연기(32)는 다수의 인버터로 이루어진 인버터 체인으로 구현할 수 있으며, 타이밍 스큐를 줄이기 위하여 인버터들의 개수를 가감할 수 있다.

상기 출력드라이버(33)는 논리 게이트 및 구동 트랜지스터들을 포함하여 이루어지며, 내부 아웃 인에이블 신호 iOE에 응답하여 내부 데이터 DATA를 출력데이터 DOUT로서 출력하는 기능을 한다.

상기 데이터 출력버퍼 (30)를 채용하는 동기 반도체 메모리 장치에 적합한 본 발명의 실시예에 따른 하나의 클럭버퍼로서의 제어신호 발생회로(20)는, 상기 내부 데이터 DATA를 생성하는데 필요한 클럭제어신호 KDATA를 소오스 클럭 clock에 응답하여 생성하는 클럭제어신호 발생부(22)와, 상기 클럭제어신호 KDATA의 생성시점과 타이밍을 맞추기 위해 상기 내부 아웃 인에이블 신호 iOE를 생성하는데 필요한 출력인에이블 제어신호 OE를 상기 소오스 클럭 clock에 응답하여 생성하는 출력인에이블 제어신호 발생부(24)로 구성된다.

여기서, 상기 클럭제어신호 발생부(22)는 통상의 래치 및 드라이버로 구현할 수 있고, 출력인에이블 제어신호 발생부(24)도 리드 인폼(read inform) 예컨대 리드인에이블 신호를 받는 통상의 래치 및 드라이버로 구현할 수 있다. 중요한 것은, 타이밍 스큐를 줄이기 위해, 상기 클럭제어신호 KDATA와 출력인에이블 제어신호 OE를 동일한 소오스 클럭 clock로서 클럭킹하여 생성한다는 것이다. 즉, 도 3에서는 하나의 동일한 클럭버퍼로서 제어신호 발생회로(20)를 구현한 것에 의해 타이밍 스큐가 최소화 되어 도 2의 첫 번째 케이스와 같이 셋업/홀드 마진이 설정된 대로 유지된다. 그리고, 상기 클럭제어신호 KDATA 와 상기 출력인에이블 제어신호 OE의 타이밍 스큐를 최소화하기 위해, 상기 클럭제어신호 KDATA 와 상기 출력인에이블 제어신호 OE의 신호버스들은 제조시에 서로 동일한 길이, 폭, 및 간격을 가지고 동일한 패스를 지나도록 형성된다.

도 4에는 본 발명의 또 다른 실시예에 따라 데이터 출력회로와 연결된 제어신호 발생회로의 블록도가 도시된다. 도 4에서는 하나의 동일한 클럭 리피터(중계기)로서 제어신호 발생회로(25)를 구현한 것에 의해, 타이밍 스큐를 최소화 하여 도 2의 첫 번째 케이스와 같이 셋업/홀드 마진이 설정된 대로 유지하는 스킴이다. 물론, 이 경우에도 상기 클럭제어신호 KDATA 와 상기 출력인에이블 제어신호 OE의 신호버스들은 제조시에 서로 동일한 길이, 폭, 및 간격을 가지고 동일한 패스를 지나도록 형성된다.

도 4에서, 제어신호 발생회로(25)는, 상기 내부 데이터 DATA를 생성하는데 필요한 클럭제어신호 KDATA를 클럭 clockB에 응답하여 생성하는 클럭제어신호 발생부(26)와, 상기 클럭제어신호 KDATA의 생성시점과 타이밍을 맞추기 위해 상기 내부 아웃 인에이블 신호 iOE를 생성하는데 필요한 출력인에이블 제어신호 OE를 상기 클럭 clockB 에 응답하여 생성하는 출력인에이블 제어신호 발생부(27)로 구성된다. 여기서, 상기 클럭제어신호 발생부(26)는 통상의 래치 및 드라이버로 구현할 수 있고, 출력인에이블 제어신호 발생부(27)도 리드인에이블 신호를 받는 통상의 래치 및 드라이버로 구현할 수 있다. 도 4에서는 클럭 리피터(25)를 사용함에 따라 소오스 클럭인 상기 클럭 clockB가 1차 클럭 clock A을 수신하는 소오스 클럭 발생부(21)에서 제공된다.

상기한 바와 같이, 데이터 출력버퍼(30)내에 지연기(32)를 구성하여 내부 데이터 DATA와 내부 아웃 인에이블 신호 iOE의 생성타임을 맞춤은 물론, 도 3 및 도 4에서와 같은 구성에 의해, 내부 데이터 DATA를 생성하는 클럭제어신호 KDATA와 내부 아웃 인에이블 신호 iOE를 생성하는 제어신호 OE를 동일한 소오스로서 클럭킹하므로, 내부 아웃 인에이블 신호와 출력데이터 DOUT간의 타이밍 스큐가 최소화되어 고 주파수 환경에서 셋업/홀드 마진이 설정된 대로 유지된다. 따라서 반도체 메모리 디바이스의 출력동작은 안정화된다.

상기한 바와 같이, 본 발명은 도면을 기준으로 예를들어 기술되었지만 이에 한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 클럭 버퍼나 클럭 리피터대신에 동일한 발생경로를 구사하는 타의 발생회로 또는 논리회로를 대치할 수 있음은 물론이다.

상술한 바와 같이 본 발명의 회로에 따르면, 내부 데이터 DATA를 생성하는 클럭제어신호 KDATA와 내부 아웃 인에이블 신호 iOE를 생성하는 제어신호 OE를 동일한 소오스로서 클럭킹하여 생성하는 구조를 가지므로 내부 아웃 인에이블 신호와 출력데이터 DOUT간의 타이밍 스큐가 최소화되는 효과가 있다. 따라서 반도체 메모리 디바이스의 출력동작은 안정화될 수 있으므로 메모리의 퍼포먼스가 개선되어지는 이점이 얻어진다.

Claims (3)

1. 내부 아웃 인에이블 신호에 응답하여 내부 데이터 DATA를 출력데이터 DOUT로서 출력하는 동기 반도체 메모리 장치의 데이터 출력회로에 적합한 제어신호 발생회로에 있어서:

   상기 내부 데이터 DATA를 생성하는데 필요한 클럭제어신호 KDATA를 소오스 클럭에 응답하여 생성하는 클럭제어신호 발생부와;

   출력데이터 DOUT가 정상적으로 출력되도록 상기 클럭제어신호 KDATA의 생성시점과 타이밍을 맞추기 위해, 상기 내부 아웃 인에이블 신호 iOE를 생성하는데 필요한 출력인에이블 제어신호 OE를 상기 클럭제어신호 발생부의 상기 소오스 클럭에 응답하여 생성하는 출력인에이블 제어신호 발생부를 구비함을 특징으로 하는 제어신호 발생회로.
2. 제1항에 있어서, 상기 클럭제어신호 발생부 및 출력인에이블 제어신호 발생부는, 하나의 동일한 클럭버퍼 또는 클럭 리피터로 구성됨을 특징으로 하는 제어신호 발생회로.
3. 제1항에 있어서, 상기 클럭제어신호 KDATA 와 상기 출력인에이블 제어신호 OE의 타이밍 스큐를 최소화하기 위해 신호버스들은 서로 동일한 길이, 폭, 및 간격을 가지고 동일한 패스로서 형성됨을 특징으로 하는 제어신호 발생회로.